Texas Instruments LMK5B33216網(wǎng)絡(luò)同步器和抖動清除器設(shè)計(jì)用于滿足基于以太網(wǎng)的網(wǎng)絡(luò)應(yīng)用的嚴(yán)格要求，計(jì)時精度 < 5ns（D類）。該網(wǎng)絡(luò)同步器集成了三個DPLL，可提供無中斷切換。它還具有抖動衰減、可編程環(huán)路帶寬和無外部環(huán)路濾波器。該特性可最大限度地提高靈活性和易用性。每個DPLL相位將配對的APLL鎖定到參考輸入。APLL3采用TI專有的體聲波 (BAW) 技術(shù)，具有超高性能PLL。無論DPLL基準(zhǔn)輸入頻率和抖動特性如何，均可生成312.5MHz輸出時鐘，RMS抖動為42fs（典型值）/60fs（最大值）。APLL2和APLL1提供了用于第二或第三頻率和/或同步域的選項(xiàng)。

數(shù)據(jù)手冊：*附件：Texas Instruments LMK5B33216網(wǎng)絡(luò)同步器和抖動清除器數(shù)據(jù)手冊.pdf

參考驗(yàn)證電路監(jiān)視DPLL參考時鐘，并在檢測到切換事件時在它們之間執(zhí)行無中斷切換。可以啟用零延遲和相位構(gòu)建，以控制從輸入到輸出的相位關(guān)系。該器件可通過I^2^C或SPI接口完全編程。板載EEPROM可用于定制系統(tǒng)啟動時鐘。Texas Instruments LMK5B33216還具有出廠默認(rèn)ROM配置文件作為回退選項(xiàng)。

特性

• 超低抖動BAW基于VCO的以太網(wǎng)時鐘
  • RMS抖動：42fs典型值/60fs最大值（312.5MHz時）
  • RMS抖動：47fs典型值/65fs最大值（156.25MHz時）
• 三個高性能數(shù)字鎖相環(huán) (DPLL)，帶配對模擬鎖相環(huán) (APLL)
  • 可編程DPLL環(huán)路帶寬：1mHz到4kHz
  • DCO頻率調(diào)整步長：<1ppt
• 2個差分或單端DPLL輸入
  • 輸入頻率范圍：1Hz (1PPS) 至800MHz
  • 數(shù)字保持和無中斷切換
• 16個差分輸出，具有可編程HDS/LVPECL、LVDS和HSCL輸出格式
  • 配置6個LVCMOS頻率輸出時，多達(dá)20個總頻率輸出
  • 輸出頻率：1Hz (1PPS) 至1250MHz，帶可編程擺幅和共模
  • 符合PCIe Gen 1至6標(biāo)準(zhǔn)
• I^2^C或3線/4線SPI接口

系統(tǒng)方框圖

?基于LMK5B33216網(wǎng)絡(luò)同步器的時鐘系統(tǒng)設(shè)計(jì)與應(yīng)用?

一、引言

在現(xiàn)代通信和網(wǎng)絡(luò)設(shè)備中，高精度時鐘同步是確保數(shù)據(jù)傳輸可靠性和系統(tǒng)性能的關(guān)鍵。Texas Instruments推出的LMK5B33216是一款高性能網(wǎng)絡(luò)同步器和抖動清除器，專為以太網(wǎng)應(yīng)用設(shè)計(jì)，具備超低抖動、多PLL架構(gòu)和靈活的輸出配置。本文將從核心特性、應(yīng)用場景及設(shè)計(jì)要點(diǎn)三個方面展開分析。

二、核心特性

1. ?超低抖動性能?
   • 采用BAW（體聲波）VCO技術(shù)，典型RMS抖動低至13fs（625MHz，4MHz高通濾波）和24fs（312.5MHz），滿足高速SerDes和PCIe Gen 6的嚴(yán)苛要求。
   • 支持三路數(shù)字鎖相環(huán)（DPLL）和模擬鎖相環(huán)（APLL），可編程帶寬范圍1mHz至4kHz，適應(yīng)不同同步場景。
2. ?靈活的輸入輸出配置?
   • 支持2路差分或單端輸入（1Hz至800MHz），16路差分輸出（1Hz至1250MHz），支持HSDS、LVDS、HCSL等多種格式。
   • 輸出可配置為LVCMOS（1.8V/2.65V），便于與FPGA或ASIC接口。
3. ?高集成度與低功耗?
   • 集成EEPROM存儲自定義啟動配置，支持I2C/SPI控制接口，工作溫度范圍-40°C至85°C。
   • 典型功耗850mA（全輸出啟用），支持按需關(guān)閉未使用模塊以節(jié)能。

三、典型應(yīng)用場景

1. ?數(shù)據(jù)中心與交換機(jī)?
   • 為100G-800G交換機(jī)提供低抖動時鐘，支持SyncE（G.8262）和IEEE-1588協(xié)議，滿足時間敏感網(wǎng)絡(luò)（TSN）需求。
   • 通過Zero-Delay Mode（ZDM）實(shí)現(xiàn)輸入輸出相位對齊，適用于1PPS同步。
2. ? 光傳輸網(wǎng)絡(luò)（OTN） ?
   • 符合G.709標(biāo)準(zhǔn)，通過APLL級聯(lián)實(shí)現(xiàn)多域時鐘同步，降低參考時鐘抖動對系統(tǒng)的影響。
3. ?工業(yè)與醫(yī)療設(shè)備?
   • 在測試儀器和醫(yī)療成像中，利用其高穩(wěn)定性（±100ppm VCO調(diào)諧范圍）和快速鎖相能力（APLL鎖定時長35ms）。

四、設(shè)計(jì)要點(diǎn)與建議

1. ?電源與布局?
   • 使用LDO為VDD（3.3V）和VDDO（3.3V）供電，每路電源需配置10μF+0.1μF去耦電容，靠近引腳放置。
   • 差分信號走線需保持100Ω阻抗匹配，避免與高頻噪聲源交叉。
2. ?時鐘樹配置?
   • 通過TICS Pro軟件生成分頻比和寄存器設(shè)置，避免整數(shù)邊界雜散（如N/DEN比控制在0.125-0.45或0.55-0.875）。
   • 啟用輸出自動靜音（MUTE_EN），防止PLL失鎖時輸出異常時鐘。
3. ?熱管理?
   • PCB需設(shè)計(jì)6×6過孔陣列連接散熱焊盤，多層接地平面優(yōu)化熱阻（θJA=21.8°C/W）。