9月11 日，D&R IP-SoC Days China 2025在上海淳大萬(wàn)麗酒店舉辦。作為D&R重要合作伙伴，晟聯(lián)科攜112G SerDes、PCIe 6.0及16G UCIe 三大高速接口 IP及解決方案亮相，并發(fā)表主題演講，全面展示其在高性能計(jì)算、IOD 等領(lǐng)域的創(chuàng)新應(yīng)用。

演講直擊：超節(jié)點(diǎn)崛起，IOD成破局關(guān)鍵

晟聯(lián)科專(zhuān)家以《“戰(zhàn)國(guó)時(shí)代” Scale-up 生態(tài)下的高速互聯(lián)接口 IP 方案》為題，從生態(tài)趨勢(shì)、IOD 價(jià)值到產(chǎn)品落地展開(kāi)分享，引發(fā)全場(chǎng)關(guān)注。

當(dāng)前 AI 算力需求爆發(fā)，傳統(tǒng)架構(gòu)面臨 “單節(jié)點(diǎn)擴(kuò)展受限、多芯片通信損耗大” 等瓶頸，超節(jié)點(diǎn)架構(gòu)成為行業(yè)共識(shí) —— 通過(guò)三大核心能力構(gòu)建 Scale-up 生態(tài) “性能底座”：

· 高帶寬域構(gòu)建：64 卡組網(wǎng)實(shí)現(xiàn)多 GPU / 計(jì)算節(jié)點(diǎn)高密度互聯(lián)，破解數(shù)據(jù)傳輸瓶頸；

· 無(wú)損網(wǎng)絡(luò)保障：集成 CBFC/PFC/LLR 技術(shù)，丟包率每降低 1%，模型訓(xùn)練推理效率提升 10%；

· 超低延遲突破：端到端延遲控制在 500ns 左右，大幅提升訓(xùn)練與推理效率。

然而，國(guó)內(nèi)外廠商自研協(xié)議（UALink、騰訊 ETH-X、移動(dòng)OISA、英偉達(dá) NVLink 等）并存導(dǎo)致接口不統(tǒng)一，IOD 架構(gòu)成為關(guān)鍵解決。目前 NVIDIA Rubin 系列、AMD MI350 系列等頭部 GPU 均已采用 IOD，通過(guò) “計(jì)算 Die 與 IO Die 解耦迭代”，既縮短上市周期，又為算力Die預(yù)留更大面積空間。

▲NVIDIA Rubin和Rubin Ultra采用IOD架構(gòu)

▲ AMD MI350 Series采用IOD架構(gòu)

IOD 架構(gòu)以 Scale-up 協(xié)議為核心，集成 SerDes（串行通信）、UCIe-AP （芯?；ヂ?lián)）、PCIe（對(duì)外互聯(lián)）三大模塊，關(guān)鍵指標(biāo)亮眼：

? SerDes總帶寬：112Gbps * 32lane = 3.2Tb/s

? PCIe總帶寬：64Gbps * 16 = 1Tb/s

? UCIe-AP總帶寬：32GT/s * 64pin * 3module= 6.0Tb/s

? 封裝方式：Advanced Package

? 工藝：7/6nm

而GPU + IOD 框架進(jìn)一步聚焦“算力核心（GPU）+互連樞紐（IOD）”協(xié)調(diào)，對(duì)接口 IP 的 “高帶寬、低延遲、兼容性” 提出更高要求 —— 這正是晟聯(lián)科的核心優(yōu)勢(shì)所在。

晟聯(lián)科：接口IP技術(shù)適配，Scale-up生態(tài)需求

展會(huì)上，晟聯(lián)科 112G SerDes、PCIe 6.0、16G UCIe 三款 IP 方案，精準(zhǔn)匹配超節(jié)點(diǎn)與 IOD 架構(gòu)需求，成為現(xiàn)場(chǎng)焦點(diǎn)。

IP-SoC Days現(xiàn)場(chǎng)

112G SerDes：IOD 與超節(jié)點(diǎn)的 “高速數(shù)據(jù)通道”

同步滿(mǎn)足 IOD 架構(gòu)與超節(jié)點(diǎn)的互連需求，關(guān)鍵性能包括：

? 超長(zhǎng)傳輸距離：高插入損耗信道下優(yōu)異的BER性能

? 靈活可配：不同距離下實(shí)現(xiàn)最優(yōu)的功耗和延遲

? 可靠性：優(yōu)秀的pre-FEC和post-FEC誤碼率，經(jīng)過(guò)多代硅驗(yàn)證

? 從銅纜到光纖：支持IEEE802.3bj/cd/ck、InfiniBand EDR、OIF CEI-112G-LR/MR/XSR

16G UCIe：IOD 架構(gòu)下的 “芯?；ヂ?lián)通用語(yǔ)言”

適配 IOD 架構(gòu) Chiplet 異構(gòu)集成，關(guān)鍵性能包括：

? 高速率：16GT/s-32GT/s

? 低延時(shí)：快至2.x ns，F(xiàn)DI-to-FDI

? 測(cè)試手段：提供Debug/CP/FT測(cè)試、錯(cuò)誤注入、實(shí)時(shí)眼圖掃描、多種Loopback

? 兼容性：嚴(yán)格遵守UCIe 1.1/2.0規(guī)范

PCIe 6.0：IOD 與 Scale-up 生態(tài)的 “銜接樞紐”

可直接整合進(jìn) IOD 架構(gòu)，關(guān)鍵性能包括：

? 長(zhǎng)距離：高插入損耗信道下可靠的傳輸

? 優(yōu)異性能：低功耗，低延時(shí)，面積小

? 可靠性：PAM4 DSP PHY技術(shù)歷經(jīng)十多年技術(shù)架構(gòu)演進(jìn)，保障PCIe 6.0 IP的高可靠性

? PIPE v6.1：支持PIPE v6.1，與PCIe controller、CXL控制器兼容

賦能算力：鏈接“芯”未來(lái)

此次 D&R IP-SoC Days China 2025 之行，晟聯(lián)科充分展現(xiàn)了中國(guó)高速接口 IP 企業(yè)的技術(shù)實(shí)力。未來(lái)，公司將持續(xù)迭代先進(jìn)工藝與高速率方案，以 “易鏈天下，穩(wěn)定快速” 的 IP 體驗(yàn)，助力全球客戶(hù)加速算力創(chuàng)新。

審核編輯 黃宇