該CDCVF2510A是一款高性能、低偏斜、低抖動、鎖相環(huán) （PLL） 時(shí)鐘驅(qū)動器。該CDCVF2510A使用鎖相環(huán) （PLL） 將反饋 （FBOUT） 輸出在頻率和相位上精確對齊到時(shí)鐘 （CLK） 輸入信號。它專為與同步 DRAM 一起使用而設(shè)計(jì)。該CDCVF2510A工作電壓為 3.3V VCC還提供集成串聯(lián)阻尼 電阻器使其成為驅(qū)動點(diǎn)對點(diǎn)負(fù)載的理想選擇。

一組10個(gè)輸出提供10個(gè)低偏斜、低抖動的CLK拷貝，輸出信號占空比調(diào)整為50%，與CLK的占空比無關(guān)。輸出通過控制（G）輸入使能或禁用。當(dāng)G輸入為高電平時(shí)，輸出與CLK相位和頻率切換;當(dāng)G輸入為低電平時(shí)，輸出被禁用至邏輯低電平狀態(tài)。當(dāng)沒有輸入信號（< 1 MHz）施加到CLK時(shí)，器件會自動進(jìn)入掉電模式;輸出進(jìn)入低電平狀態(tài)。
*附件：cdcvf2510a.pdf

與許多包含 PLL 的產(chǎn)品不同，該CDCVF2510A不需要外部 RC 網(wǎng)絡(luò)。片內(nèi)包含用于PLL的環(huán)路濾波器，可最大限度地減少元件數(shù)量、電路板空間和成本。

由于它基于PLL電路，因此CDCVF2510A需要穩(wěn)定時(shí)間才能實(shí)現(xiàn)反饋信號與參考信號的鎖相。在上電和施加固定頻率、CLK 上的固定相位信號或?qū)?PLL 基準(zhǔn)或反饋信號進(jìn)行任何更改后，需要此穩(wěn)定時(shí)間。PLL 可以通過捆扎 AV 來繞過CC接地用作簡單的時(shí)鐘緩沖器。

該CDCVF2510A的特點(diǎn)是在 0°C 至 85°C 范圍內(nèi)工作。

特性

• 設(shè)計(jì)符合并超過 PC133 SDRAM 注冊 DIMM 規(guī)范修訂版 1.1
• 兼容擴(kuò)頻時(shí)鐘
• 工作頻率 20 MHz 至 175 MHz
• 66 MHz至166 MHz時(shí)的靜態(tài)相位誤差分布為±125 ps
• 66 MHz至166 MHz時(shí)的抖動（cyc-cyc）為|70|PS
• 先進(jìn)的深亞微米工藝使功耗比當(dāng)前一代 PC133 器件降低 40% 以上
• 自動頻率檢測以禁用設(shè)備（掉電模式）
• 提供塑料 24 引腳 TSSOP
• 將一個(gè)時(shí)鐘輸入分配到一個(gè)包含 10 個(gè)輸出的組
• 外部反饋 （FBIN） 端子用于將輸出同步到時(shí)鐘輸入
• 片上25-串聯(lián)阻尼電阻
• 無需外部 RC 網(wǎng)絡(luò)
• 工作電壓為 3.3 V
• 應(yīng)用
  • DRAM 應(yīng)用
  • 基于PLL的時(shí)鐘分配器
  • 非PLL時(shí)鐘緩沖器

參數(shù)

?1. 產(chǎn)品概述?
CDCVF2510A是德州儀器（TI）設(shè)計(jì)的高性能、低偏移、低抖動的鎖相環(huán)（PLL）時(shí)鐘驅(qū)動器，專為同步DRAM應(yīng)用優(yōu)化。核心特性包括：

• ?工作頻率?：20 MHz至175 MHz，兼容PC133 SDRAM標(biāo)準(zhǔn)。
• ?低功耗?：先進(jìn)深亞微米工藝，功耗比同類產(chǎn)品低40%。
• ?集成功能?：內(nèi)置25Ω阻尼電阻，無需外部RC網(wǎng)絡(luò)，簡化設(shè)計(jì)。
• ?封裝?：24引腳TSSOP（PW封裝），支持工業(yè)溫度范圍（0°C至85°C）。

?2. 關(guān)鍵特性?

• ?靜態(tài)相位誤差?：±125 ps（66 MHz至166 MHz）。
• ?周期抖動?：≤70 ps（同頻段）。
• ?自動節(jié)能?：檢測輸入信號＜1 MHz時(shí)進(jìn)入低功耗模式。
• ?反饋同步?：通過FBIN/FBOUT引腳實(shí)現(xiàn)零相位誤差同步。

?3. 功能描述?

• ?輸出控制?：10路低偏移時(shí)鐘輸出（1Y0-1Y9），由G引腳使能（高電平有效）。
• ?PLL旁路?：AVCC接地時(shí)可繞過PLL，作為普通時(shí)鐘緩沖器使用。
• ?穩(wěn)定時(shí)間?：上電或頻率變化后需1 ms鎖定時(shí)間。

?4. 電氣參數(shù)?

• ?供電電壓?：3.3 V±0.3 V，最大耐受4.3 V。
• ?輸出驅(qū)動能力?：±12 mA（高/低電平）。
• ?動態(tài)電流?：隨頻率線性增加（見圖9-10典型曲線）。

?5. 應(yīng)用場景?

• ?DRAM模塊?：滿足注冊DIMM規(guī)范。
• ?時(shí)鐘分配?：適用于PLL或非PLL架構(gòu)的時(shí)鐘樹設(shè)計(jì)。

?6. 設(shè)計(jì)注意事項(xiàng)?

• ?布局建議?：FBIN與FBOUT走線需短（推薦5mm，50Ω阻抗）。
• ?散熱?：結(jié)溫限值125°C，熱阻θJA=114.5°C/W。