FSW6820是四方杰芯研發(fā)的三通道差分 4:1高速雙向無源開關，定位為 USB Type-C 生態(tài)的核心信號切換器件，可實現(xiàn) “USB 3.1 Super Speed（5Gbps）+ USB 2.0（480Mbps）” 混合信號的切換需求。其采用自適應跟蹤技術，確保 0~2V 共模電壓范圍內(nèi)通道特性穩(wěn)定，且具備低衰減、低抖動的動態(tài)性能，適用于對信號完整性和功耗敏感的高速接口場景。

關鍵特性（表格展示）

引腳配置（核心引腳表格）

真值表（通道選擇邏輯）

注：x=1~4，對應 4 組輸入信號的差分對。

最大額定值（表格展示）

注：超出額定值可能導致芯片永久損壞，僅為應力參考，非工作參數(shù)。

電氣特性（TA=25℃，VCC=3V，表格展示）

應用場景

USB Type-C 生態(tài)系統(tǒng)：如 USB-C 集線器、擴展塢，實現(xiàn)多設備共享一個 USB-C 接口；

臺式機 / 筆記本 PC：用于內(nèi)部 USB 3.1/2.0 信號的路徑切換（如主機與外設間切換）；

服務器 / 存儲區(qū)域網(wǎng)絡：PCI Express 背板的高速信號共享，或存儲設備的 I/O 端口切換；

其他高速接口：FPD LinkII/III 視頻信號切換（如車載顯示、工業(yè)攝像頭）。

PCB 設計要點

AC 耦合電容選擇：

封裝優(yōu)先0402，其次0603，嚴禁使用 0805 或 C-packs；

容值推薦0.1μF，且同一差分對的電容容值需完全匹配；

放置位置：僅能在開關的單側(cè)邊放置（避免隔斷偏置電壓），若系統(tǒng)共模電壓 > 2V，需在開關兩側(cè)放置電容并額外提供 < 2V 的 VBIAS 偏置電壓。

信號布線：

差分信號對需等長、平行、緊密耦合，減少信號 skew；

高速信號（USB 3.1）遠離數(shù)字控制引腳（SEL1/SEL2、EN1~3），降低串擾。

電源與接地：

VCC 引腳旁需緊靠放置0.1μF 去耦電容，且電容接地路徑最短；

多 GND 引腳需均良好接地，形成完整地平面，提升信號穩(wěn)定性。

封裝與包裝信息

封裝類型：QFN5x5-40L（5mm×5mm，40 引腳無鉛方型扁平封裝）；

包裝方式：卷帶包裝（Tape and Reel），每卷5000 顆；

頂部絲印：格式為 “FXX YYWW”，其中 YY 為年份（如 24=2024）、WW 為周數(shù)（01~53）、FXX 為內(nèi)部 ID 碼。

版本修改記錄

關鍵問題

問題 1：FSW6820 與四方杰芯的 FSW3410（雙通道 2:1）、FSW3820（四通道 2:1）相比，核心差異是什么？適合哪些特定場景？

答案：三者核心差異集中在通道數(shù)量和切換比例，決定了適用場景的不同，具體對比如下：

結論：FSW6820 的 “4:1 切換” 和 “USB 3.1+2.0 兼容” 是核心差異化優(yōu)勢，更適合需要連接多個 USB 設備（如 4 個外設共享 1 個主機接口）的場景。

問題 2：FSW6820 為何能同時支持 USB 3.1 Super Speed（5Gbps）和 USB 2.0（480Mbps）信號切換？硬件設計上如何實現(xiàn)兩者兼容？

答案：FSW6820 通過 “專用信號通道分配” 和 “帶寬分級設計” 實現(xiàn)雙標準兼容，具體原理如下：

信號通道獨立分配：

芯片的 3 組公共端中，COMAN/COMAP、COMBN/COMBP專為 USB 3.1 Super Speed 設計（支持差分信號傳輸），COMCN/COMCP專為 USB 2.0 設計（兼容 USB 2.0 的 DP/DM 差分對）；

輸入端口對應分為 A/B/C/D 四路，每路同時包含 USB 3.1 和 USB 2.0 的差分信號引腳（如 DA1P/DA1N 為 USB 3.1，DC1P/DC1N 為 USB 2.0），切換時兩組信號同步選通。

帶寬分級匹配：

USB 3.1 通道帶寬設計為6.2GHz，滿足 5Gbps 傳輸?shù)男盘柾暾孕枨螅?/p>

USB 2.0 通道帶寬設計為1GHz，遠超 USB 2.0 480Mbps 的速率要求，同時避免高帶寬帶來的額外功耗；

電氣參數(shù)適配：

導通電阻（RON_HS=13.4Ω Typ.）和隔離度（-45dB@5GHz）兼顧兩種速率的信號損耗需求，既保證 USB 3.1 的低衰減，也滿足 USB 2.0 的抗干擾要求。

問題 3：設計中使用 FSW6820 的 EN1/EN2/EN3 使能引腳時，需注意哪些關鍵要點？如何避免功能異常？

答案：EN1/EN2/EN3 是芯片的核心使能引腳（低電平有效），設計時需關注 3 個要點：

引腳有效電平與內(nèi)部電阻特性：

引腳為低電平有效（電壓≤0.4V 時使能），高電平（≥1.6V）時芯片關斷（所有通道 Hi-Z）；

芯片內(nèi)置2MΩ 的 EN 引腳內(nèi)部上拉電阻，若外部未驅(qū)動 EN 引腳，引腳會被拉至 VCC（關斷狀態(tài)），需通過外部 GPIO 主動拉低才能使能，避免 “懸空導致的不確定狀態(tài)”。

多 EN 引腳的協(xié)同作用：

EN1/EN2/EN3 需同時為低電平才能使能芯片（文檔真值表中 “EN1&2EN&3EN=Low” 為使能條件），任意一個為高電平則芯片關斷；

設計時建議將 3 個 EN 引腳連接到同一 GPIO（或同一控制信號），避免單獨控制導致的誤關斷。

關斷模式的功耗與信號隔離：

關斷模式下電流僅3uA（Max.），適合低功耗場景（如設備休眠時）；

關斷時所有通道呈 Hi-Z，隔離度保持 - 45dB@5GHz，可有效切斷未使用通道的信號泄漏，需確保關斷時外部設備不會通過 Hi-Z 通道產(chǎn)生漏電流（如避免 USB 設備的 VBUS 通過信號引腳供電）。

審核編輯 黃宇