最近看好多人因?yàn)閜cie這個(gè)問題困擾，遂再更一版關(guān)于pcie調(diào)試的文章。

在嵌入式開發(fā)中，PCIE接口的SSD因高速讀寫特性，常作為RK（瑞芯微）平臺的核心存儲方案。但調(diào)試時(shí)難免遇到“詭異”問題——比如插入SSD時(shí)一切正常，不插SSD系統(tǒng)就直接起不來，甚至改了配置后還偶發(fā)啟動失敗。

今天結(jié)合實(shí)際調(diào)試文檔，拆解這兩個(gè)典型坑的排查過程與解決方案，幫你避開PCIe SSD調(diào)試的“隱形陷阱”。

一、初始坑：不插SSD，系統(tǒng)直接“罷工”

1.現(xiàn)象：插與不插，兩種命運(yùn)

?正常場景：插入SSD后，系統(tǒng)啟動流暢，SSD能被正確識別并正常讀寫；

?異常場景：拔掉SSD，系統(tǒng)卡在啟動階段，無報(bào)錯(cuò)日志，直接“死機(jī)”。

2.排查：從“時(shí)鐘”定位到“引腳配置”

一開始懷疑電源或PCIe鏈路問題，逐一排查后發(fā)現(xiàn)關(guān)鍵線索：

?測量PCIe相關(guān)電壓（如vpcie3v3）：無論是否插SSD，電壓均穩(wěn)定在3.3V，排除電源故障；

?用示波器測PCIe時(shí)鐘信號：不插SSD時(shí)，時(shí)鐘引腳無輸出，插入后時(shí)鐘恢復(fù)正常——問題出在時(shí)鐘使能的控制邏輯。

進(jìn)一步核對DTS（設(shè)備樹）配置，發(fā)現(xiàn)核心控制引腳PCIE30X4_CLKREQn_M1（對應(yīng)GPIO4 RK_PB4）的配置存在問題：

&pcfg_pull_none表示引腳處于浮空狀態(tài)：插入SSD時(shí)，SSD會主動拉低該引腳觸發(fā)時(shí)鐘輸出；不插SSD時(shí)，引腳電平懸空，無法觸發(fā)時(shí)鐘，導(dǎo)致系統(tǒng)啟動卡住。

3.解決方案：浮空→下拉，讓引腳“有個(gè)準(zhǔn)信”

只需修改引腳的拉取狀態(tài)，將“浮空”改為“下拉”，確保即使不插SSD，引腳也能維持穩(wěn)定電平以觸發(fā)時(shí)鐘：

重新編譯燒錄后測試：不插SSD時(shí)，時(shí)鐘信號正常輸出，系統(tǒng)順利啟動——第一個(gè)坑解決！

二、二次坑：改了下拉，仍偶發(fā)“死機(jī)”

1.新現(xiàn)象：偶爾啟動失敗，無規(guī)律可循

解決初始問題后，測試中發(fā)現(xiàn)新情況：系統(tǒng)約有10%概率啟動失敗，重啟幾次又能恢復(fù)，無固定觸發(fā)條件，排查難度更高。

2.根因：驅(qū)動加載“干擾”引腳電平

再次核對DTS，發(fā)現(xiàn)&pcie3x4（PCIe控制器節(jié)點(diǎn)）中，將之前修改的引腳配置關(guān)聯(lián)到了驅(qū)動：

問題在于：驅(qū)動加載時(shí)，會動態(tài)調(diào)整關(guān)聯(lián)引腳的電平，導(dǎo)致PCIE30X4_CLKREQn_M1引腳有時(shí)高、有時(shí)低，電平不確定性觸發(fā)PCIe鏈路初始化失敗——這也是啟動失敗“無規(guī)律”的原因。

查閱RK官方原理圖與配置說明后確認(rèn)：該引腳無需關(guān)聯(lián)PCIe驅(qū)動，需獨(dú)立控制以保證電平穩(wěn)定。

3.終局解決方案：刪關(guān)聯(lián)+獨(dú)立配置，徹底穩(wěn)電平

分兩步修改，徹底隔絕驅(qū)動對引腳的干擾：

步驟1：刪除PCIe驅(qū)動與引腳的關(guān)聯(lián)

修改&pcie3x4節(jié)點(diǎn)，注釋或刪除pinctrl-0配置，斷開驅(qū)動與引腳的綁定：

步驟2：單獨(dú)配置引腳為“固定電平調(diào)節(jié)器”

新增pcie3x4_clkreqn_m1節(jié)點(diǎn)，將引腳配置為regulator-fixed（固定調(diào)節(jié)器）類型，強(qiáng)制拉低并確保啟動階段穩(wěn)定：

?start-delays-us與off-on-delay-us：避免引腳電平突變導(dǎo)致的鏈路誤判；

?regulator-always-on與regulator-boot-on：確保從系統(tǒng)上電到啟動完成，引腳始終維持穩(wěn)定低電平。

修改后經(jīng)過百次啟動測試：無論是否插SSD，系統(tǒng)均100%正常啟動，偶發(fā)故障徹底解決！

三、調(diào)試核心要點(diǎn)：3個(gè)“避坑準(zhǔn)則”

1.引腳拉取狀態(tài)：拒絕浮空，優(yōu)先下拉

PCIe的CLKREQn類控制引腳（如本文的GPIO4 RK_PB4），需避免&pcfg_pull_none（浮空），不插設(shè)備時(shí)會因電平不確定斷時(shí)鐘，下拉（&pcfg_pull_down）是更安全的選擇。

2.驅(qū)動關(guān)聯(lián)：控制引腳別綁驅(qū)動

非PCIe核心數(shù)據(jù)引腳（如時(shí)鐘控制、復(fù)位），無需在&pcie3x4等控制器節(jié)點(diǎn)中通過pinctrl-0關(guān)聯(lián)驅(qū)動，否則驅(qū)動加載會干擾電平穩(wěn)定性。

3.獨(dú)立配置：用regulator-fixed穩(wěn)電平

關(guān)鍵控制引腳建議按“固定調(diào)節(jié)器”配置，加上延遲參數(shù)（如5000us）和“始終開啟”屬性，從硬件層面杜絕電平波動。

結(jié)尾

PCIe調(diào)試常因“引腳電平”“驅(qū)動關(guān)聯(lián)”這類細(xì)節(jié)卡殼，看似詭異的故障，往往藏在DTS的幾行配置里。你在RK平臺調(diào)試PCIe設(shè)備時(shí)，還遇到過哪些“坑”？歡迎在評論區(qū)分享，一起避坑提效！