一、前言

IBERT(Integrated Bit Error Ratio Tester),集成誤碼率測試儀。作為用戶來說可以使用這個工具對自己設(shè)計的板子中的高速串行收發(fā)器進(jìn)行簡單測試，從而判斷設(shè)計的接口是否有問題。因為這個工具是直接集成到FPGA上，這樣一來直接使用這個工具來測試高速接口就方便很多了，它只需要JTAG和測試接口用的連接線就能完成對板子的測試。

二、IBERT配置

使用ibrt時主要時例化時對各個參數(shù)進(jìn)行配置，本節(jié)將順應(yīng)IP的配置順序?qū)Ω鱾€配置參數(shù)進(jìn)行介紹。在對4個配置頁面進(jìn)行介紹之前，先對component name進(jìn)行說明，這個就是ip的定義名字，可以有字母數(shù)字下劃線組合而成，下劃線不能再最前面。

2.1 協(xié)議定義

協(xié)議是線速/數(shù)據(jù)寬度/參考時鐘速率的組合。一個 IBERT 內(nèi)核最多可以定義三個協(xié)議，并且可以將任意數(shù)量的可用 Quad 指定為定義的任何協(xié)議。

Silicon Version：選擇“常規(guī) ES/產(chǎn)品”或“初始 ES”按鈕以匹配目標(biāo)芯片，這兩者的區(qū)別暫時還沒弄清楚，一般來說使用過程中默認(rèn)選第一個。

Number of Protocols：選擇協(xié)議的數(shù)量， 一個IBERT 最多可定義三個協(xié)議。

Protocol：在Protocol框中，選擇自定義（custom）或其他預(yù)定義協(xié)議。如果為自定義，需要在linerate框中輸入線速率（如果超出允許的范圍，則線速率以紅色文本顯示）。

LianRate(Gbps):線速率，單位為吉比特每秒?？梢愿鶕?jù)要求選擇自定義值，也可以從預(yù)先提供的行業(yè)標(biāo)準(zhǔn)協(xié)議（例如，CPRI、千兆以太網(wǎng)或 XAUI）中進(jìn)行選擇。

DataWith:選擇數(shù)據(jù)的位寬。

refclk(Mhz):參考時鐘頻率，單位為兆赫茲。GT收發(fā)器的參考時鐘。

Quad Count：再參考時鐘頻率下運行的Quad數(shù)量。一個Quad對應(yīng)四個channel。

Quad PLL：Quad的時鐘單元，默認(rèn)情況下，Quad PLL 處于選中狀態(tài)。要改為選擇 CPLL，可以取消選中 QPLL 復(fù)選框。Xilinx建議在高于 6.5 Gb/s 的線速率下使用 QPLL，可以為 0.6 Gb/s 至 6.5 Gb/s 范圍內(nèi)的每個線速選擇 QPLL或者CPLL。

2.2 協(xié)議選擇

GTH location：將顯示器件/封裝組合中可用的Quad。

Protocol Selected：將要測的Quad分配給特定協(xié)議。

Refclk Selection：參考時鐘輸入的合法選擇列在 REFCLK 選擇組合中，這里需要結(jié)合原理圖確定是選擇MGTREFCLK0還是MGTREFCLK1，以及是否選擇相鄰的南北兩個Quad的參考時鐘作為本Quad的參考時鐘。

TXUSRCLK Source：將 Quad 分配給協(xié)議后，將啟用 TXUSRCLK 驅(qū)動源組合會被使能。TXUSRCLK 在 Quad 中的所有四個通道之間共享，因此需要確認(rèn)組合中 TXOUTCLK 中的哪一個通道應(yīng)用于用戶時鐘。

2.3 Clock Settings

Add RXOUTCLK Probes：如果需要，接收器時鐘探頭使能功能可從任何串行收發(fā)器中提取恢復(fù)的時鐘。啟用后，會出現(xiàn)一個新面板，可以在其中填寫串行收發(fā)器源和探針標(biāo)準(zhǔn)。在“時鐘設(shè)置”選項卡中，單擊“添加RXOUTCLK探頭”，Quad lane0 驅(qū)動輸出引腳或引腳對。需要從列表中選擇 I/O 標(biāo)準(zhǔn)并分配有效的引腳位置。

Systom clock：IBERT內(nèi)核需要一個自由運行的系統(tǒng)時鐘，用于通信和內(nèi)核中包含的其他邏輯。選擇 I/O 標(biāo)準(zhǔn)、有效引腳位置和頻率以完成系統(tǒng)時鐘設(shè)置?；蛘?，也可以選擇任何啟用的Quad參考時鐘。為了使內(nèi)核正常工作，當(dāng)FPGA配置為IBERT內(nèi)核設(shè)計時，該系統(tǒng)時鐘源必須保持工作和穩(wěn)定。如果系統(tǒng)時鐘的運行速度超過150 MHz，則會使用混合模式時鐘管理器（MMCM）在內(nèi)部對其進(jìn)行分頻，以滿足時序限制。xilinx推薦選擇外部時鐘源來驅(qū)動系統(tǒng)時鐘 。

注：在我自己的使用過程中選擇了一個Quad的參考時鐘作為系統(tǒng)，結(jié)果在vivado hardware 下始終不會出現(xiàn)IBERT，導(dǎo)致無法觀測誤碼率，最終選擇板上晶振作為IBERT時鐘IBERT才被探測到，而后發(fā)現(xiàn)最初為其選擇參考時鐘為系統(tǒng)的哪個Quad則是無法link上。因此如Xilinx的推薦一樣，最好選擇外部時鐘源來驅(qū)動IBERT的系統(tǒng)時鐘。

2.4 Summary

回顧總結(jié)之前配置的內(nèi)容。

三、IBRT使用

在完成好IP的設(shè)置之后，可以在工程下看到綜合好的IP模塊，單擊右鍵點擊open IP example design即可獲得基于該IP生成的示例工程。直接生成比特然后下載到板子上即可。

工程下載完成后，在vivado hardware manager中便會顯示IBRT的內(nèi)容，下下方也會出現(xiàn)serial I/O Links以及serial I/O Scans頁面，在IBERT上右鍵創(chuàng)建Links或者直接在serial I/O Links點擊+號添加links。

3.1 serial I/O Links

在serial I/O Links頁面中可以看見詳細(xì)的鏈路信息。

Status：鏈路傳輸速率，如果為建鏈成功會顯示No Link，建鏈不成功多半時時鐘不對，以及PCB的問題。.當(dāng)檢查器連續(xù)五個周期接收到?jīng)]有錯誤的數(shù)據(jù)時，就會斷言LINK信號（顯示線速率）。如果 LINK 信號被置位，并且檢查器連續(xù)收到五個帶有數(shù)據(jù)錯誤的周期，則 LINK 信號將被取消置位（顯示No Link）。

Bits：探測到的比特數(shù)量。

Error：錯誤的比特數(shù)量。

BER：誤碼率，bit error ratio。

Reset：如果更改了serial I/O Links中的某些配置，需要reset下一重新進(jìn)行檢測。

TX/RX Pattern：測試時的偽隨機碼（PRBS），接收端需要校驗發(fā)送端發(fā)送的數(shù)據(jù)是否正確的來計算誤碼率，故需要Tx和Rx的偽隨機碼一致。

TX Pre-Cursor：TX 預(yù)加重，用于改善信號傳輸質(zhì)量的參數(shù)，可以修改參數(shù)獲取最優(yōu)質(zhì)量鏈路。

TX Post-Cursor：TX后加重，用于改善信號傳輸質(zhì)量的參數(shù)，可以修改參數(shù)獲取最優(yōu)質(zhì)量鏈路。

TX Diff Swing：用于改善信號傳輸質(zhì)量的參數(shù)，可以修改參數(shù)獲取最優(yōu)質(zhì)量鏈路。

DFE Enabled：收發(fā)器的Rx接收端的均衡器的使能信號，勾選有利補償信號在信道傳輸中的損失。

Inject Error：可以在測試過程中注入錯誤，可以模擬真實情況下有可能遇到的各種影響。

TX/RX Reset：發(fā)送端和接收端各自單獨的復(fù)位。

RX/TX PLL Status：顯示locked即表示可以進(jìn)行測試，如果顯示其他則說明對應(yīng)的參考時鐘設(shè)置或參考時鐘的管腳約束有問題，需要重新設(shè)置。

Loopback Mode：主要五個選項，分為近端、遠(yuǎn)端的PCS和近端、遠(yuǎn)端PMA回環(huán)，以及none。如果選擇none，則Tx端的碼流將會輸出，根據(jù)自行外部連接線再輸入到Rx端去，選擇外部連接一定要注意連接情況。

3.2 serial I/O Scans

serial I/O Scans用來生成GT鏈路的眼圖，可以在serial I/O Links頁面中右鍵添加scan以產(chǎn)生眼圖，也可以在serial I/O Scans頁面添加。

眼圖的橫坐標(biāo)為-0.5到0.5，表示一個數(shù)據(jù)的數(shù)字周期。

除了單次查看眼圖判斷信道質(zhì)量，還可以選擇sweep的方式來設(shè)置多組不同的參數(shù)生成眼圖的方式，這樣就可以獲取最佳預(yù)加重參數(shù)，這樣一來在此后的接口設(shè)計當(dāng)中就可以使用到這樣的一組參數(shù)，以此提供信號傳輸?shù)馁|(zhì)量。