一、實(shí)驗(yàn)任務(wù)
本章的實(shí)驗(yàn)任務(wù)是在 PL端自定義一個(gè)AXI4接口的IP核,通過AXI_HP接口對(duì)PS端DDR3進(jìn)行讀寫測(cè)試,讀寫的內(nèi)存大小是 4K字節(jié)。
二、實(shí)驗(yàn)整體框架

三、實(shí)驗(yàn)步驟
一、在原來的hello_word工程另存并修改zynq ip。添加axi hp接口,恢復(fù)以前的ip狀態(tài)

二、自定義axi4 full ip核將ip改為主機(jī)接口。如圖

三、添加自定義ip并修改參數(shù)

四、點(diǎn)擊自動(dòng)連接

五、添加pl端信號(hào),m_axi_init_txn這個(gè)信號(hào)是初始化信號(hào),檢測(cè)到上升沿的時(shí)候才有效,檢測(cè)到高電平后會(huì)立馬對(duì)地址指向的數(shù)據(jù)內(nèi)存初始化,然后我們對(duì)齊重命名。m_axi_txn_done這個(gè)是對(duì)寫入和讀出的數(shù)據(jù)對(duì)比完成信號(hào)。m_axi_erro這個(gè)是寫入和讀數(shù)據(jù)對(duì)比有誤信號(hào)。這幾個(gè)信號(hào)都改名和引出。如下幾個(gè)圖:


五、m_axi_init_txn連接按鍵,m_axi_txn_done和m_axi_erro連接led用作觀察。由于我的板子只有一個(gè)pl端的led因此我就將m_axi_erro信號(hào)隨便連接一個(gè)GPIO外設(shè)由于我們的按鍵一開始為高電平,而DDR初始化信號(hào)檢測(cè)到上升沿才初始化。因此我們這里加一個(gè)取反模塊。修改屬性并手動(dòng)連接。并驗(yàn)證整個(gè)設(shè)計(jì)




6、為AXI讀寫添加debug信號(hào),并自動(dòng)連接



7、生成模塊并且更新頂層文件,其他的保持默認(rèn)ok即可


8、綜合以便添加引腳

9、添加引腳

10、生成bit流。
11、導(dǎo)出硬件設(shè)計(jì),打開SDK,將原來的SDK刪掉
12、新建項(xiàng)目添加以下文件。
這里由于我用不了scanf因此我就添加一個(gè)延遲燒錄后在延遲這段時(shí)間進(jìn)行初始化和生成debug觸發(fā)信號(hào)。
#include"stdio.h"#include"xil_cache.h"#include"xil_io.h"#include"xil_printf.h"#include"sleep.h"intmain(){Xil_DCacheDisable();//char *data_in="I have write and read ddr data! ";for(inti=0;i<100;i+=4) {printf("%d is %d ",i,(int)(Xil_In32(0x10000000+i))); }sleep(10);for(int?i=0;i<100;i+=4) {printf("%d is %d ",i,(int)(Xil_In32(0x10000000+i))); }return0; }
12、觀察數(shù)據(jù),正確



-
接口
+關(guān)注
關(guān)注
33文章
9518瀏覽量
156996 -
DDR
+關(guān)注
關(guān)注
11文章
753瀏覽量
69088 -
內(nèi)存
+關(guān)注
關(guān)注
9文章
3209瀏覽量
76352 -
AXI4
+關(guān)注
關(guān)注
0文章
21瀏覽量
9183
原文標(biāo)題:AXI4 DDR讀寫測(cè)試
文章出處:【微信號(hào):gh_9d70b445f494,微信公眾號(hào):FPGA設(shè)計(jì)論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。
發(fā)布評(píng)論請(qǐng)先 登錄
XILINX FPGA IP之AXI Traffic Generator
NVMe IP之AXI4總線分析
Xilinx高性能NVMe Host控制器IP+PCIe 3.0軟核控制器IP,純邏輯實(shí)現(xiàn),AXI4和AXI4-Stream DMA接口,支持PCIe 3.0和4.0
PCIE項(xiàng)目中AXI4 IP核例化詳解
【正點(diǎn)原子FPGA連載】第十五章AXI4接口之DDR讀寫實(shí)驗(yàn)--領(lǐng)航者ZYNQ之嵌入式開發(fā)指南
【正點(diǎn)原子FPGA連載】第九章AXI4接口之DDR讀寫實(shí)驗(yàn)--摘自【正點(diǎn)原子】達(dá)芬奇之Microblaze 開發(fā)指南
看看在SpinalHDL中AXI4總線互聯(lián)IP的設(shè)計(jì)
AXI接口簡(jiǎn)介_AXI IP核的創(chuàng)建流程及讀寫邏輯分析
FPGA AXI4協(xié)議學(xué)習(xí)筆記(二)
Xilinx NVMe AXI4主機(jī)控制器,AXI4接口高性能版本介紹
AMBA AXI4接口協(xié)議概述
使用AXI4接口IP核進(jìn)行DDR讀寫測(cè)試
評(píng)論