在當(dāng)今的電子設(shè)計(jì)領(lǐng)域，高性能模數(shù)轉(zhuǎn)換器（ADC）的需求日益增長。TI的ADS62C15作為一款雙通道11位、125 MSPS的ADC，憑借其出色的性能和豐富的特性，在眾多應(yīng)用場景中展現(xiàn)出了強(qiáng)大的競爭力。今天，我們就來深入探討一下這款A(yù)DC的特點(diǎn)、工作原理以及應(yīng)用注意事項(xiàng)。

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產(chǎn)品特性概覽

ADS62C15具有一系列令人矚目的特性，使其在同類產(chǎn)品中脫穎而出。

高采樣率與分辨率

• 最高采樣率可達(dá)125 MSPS，能夠滿足高速信號(hào)采集的需求。
• 11位分辨率且無失碼，保證了數(shù)據(jù)的準(zhǔn)確性和完整性。

出色的信號(hào)性能

• 在Fin = 117 MHz時(shí)，SFDR可達(dá)82 dBc，SNR可達(dá)67 dBFS；使用SNRBoost技術(shù)，在20MHz帶寬下，SNR可提升至77.5 dBFS。
• 串?dāng)_低至92 dB，有效減少通道間的干擾。

靈活的輸出與增益選項(xiàng)

• 提供并行CMOS和DDR LVDS輸出選項(xiàng)，適應(yīng)不同的接口需求。
• 具備3.5 dB粗增益和最高6 dB的可編程細(xì)增益，可在SNR和SFDR之間進(jìn)行權(quán)衡。

強(qiáng)大的數(shù)字處理功能

• 內(nèi)置數(shù)字處理模塊，支持偏移校正、細(xì)增益校正、2/4/8抽取以及自定義可編程24抽頭低/高/帶通濾波器。

廣泛的時(shí)鐘兼容性

• 支持Sine、LVPECL、LVDS和LVCMOS時(shí)鐘，幅度低至400 mVPP。
• 具備時(shí)鐘占空比穩(wěn)定器，確保時(shí)鐘信號(hào)的穩(wěn)定性。

其他特性

• 內(nèi)置參考，也支持外部參考。
• 采用64-QFN封裝（9mm × 9mm），體積小巧。

工作原理剖析

ADS62C15采用CMOS工藝和開關(guān)電容技術(shù)，是一款低功耗的11位雙通道流水線ADC。其轉(zhuǎn)換過程由外部輸入時(shí)鐘的上升沿觸發(fā)，信號(hào)被輸入采樣保持電路捕獲后，通過一系列小分辨率級(jí)依次轉(zhuǎn)換，輸出在數(shù)字校正邏輯塊中組合。每個(gè)時(shí)鐘沿，樣本在流水線中傳播，產(chǎn)生14個(gè)時(shí)鐘周期的數(shù)據(jù)延遲。輸出為11位數(shù)據(jù)，可采用DDR LVDS或CMOS格式，編碼方式為直偏移二進(jìn)制或二進(jìn)制補(bǔ)碼。

關(guān)鍵參數(shù)解讀

電氣特性

• 模擬輸入：差分輸入電壓范圍為2 VPP，輸入電阻大于1 MΩ，電容為7 pF，帶寬達(dá)450 MHz。
• 電源：模擬電源電流（AVDD）典型值為216 mA，不同輸出模式和負(fù)載下的總功耗有所差異。
• 直流精度：無失碼，DNL在±0.4 LSB以內(nèi)，INL在±1 LSB以內(nèi)，偏移誤差在±3 mV以內(nèi)。
• 信號(hào)性能：不同輸入頻率下，SNR、SINAD、ENOB、SFDR等指標(biāo)表現(xiàn)出色，且增益設(shè)置會(huì)對(duì)性能產(chǎn)生影響。

數(shù)字特性

• 數(shù)字輸入：高電平輸入電壓為2.4 V，低電平輸入電壓為0.8 V。
• 數(shù)字輸出：CMOS模式下，高電平輸出電壓為DRVDD，低電平輸出電壓為0 V；LVDS模式下，高電平輸出電壓為1375 mV，低電平輸出電壓為1025 mV。

時(shí)序特性

• 孔徑延遲典型值為1.8 ns，孔徑抖動(dòng)為130 fs rms。
• 不同模式下的數(shù)據(jù)建立時(shí)間、保持時(shí)間、時(shí)鐘傳播延遲等時(shí)序參數(shù)各有不同。

配置與編程

ADS62C15可以通過并行接口控制、串行接口編程或兩者結(jié)合的方式進(jìn)行配置。

并行接口控制

將RESET引腳接高電平（AVDD），SEN、SCLK、CTRL1、CTRL2和CTRL3引腳可直接控制ADC的某些模式。

串行接口編程

將RESET引腳置低，SEN、SDATA和SCLK引腳作為串行接口數(shù)字引腳，用于訪問ADC的內(nèi)部寄存器。寄存器需先復(fù)位到默認(rèn)值，可通過硬件復(fù)位（在RESET引腳施加高脈沖）或軟件復(fù)位（設(shè)置位 = 1）實(shí)現(xiàn)。

串行接口時(shí)序

SCLK頻率范圍為DC至20 MHz，SEN到SCLK的建立時(shí)間和保持時(shí)間均為25 ns，SDATA的建立時(shí)間和保持時(shí)間也為25 ns。

應(yīng)用注意事項(xiàng)

模擬輸入

• 采用基于開關(guān)電容的差分采樣保持架構(gòu)，INP和INM引腳需外部偏置在VCM引腳提供的1.5 V共模電壓附近。
• 為獲得最佳性能，模擬輸入應(yīng)采用差分驅(qū)動(dòng)，推薦在每個(gè)輸入引腳串聯(lián)一個(gè)<5 Ω的電阻，以抑制封裝寄生效應(yīng)引起的振鈴。
• 可使用RF變壓器或差分放大器作為驅(qū)動(dòng)電路，具體選擇取決于輸入頻率和應(yīng)用需求。

參考

• 內(nèi)置內(nèi)部參考REFP和REFM，無需外部組件。
• 可通過編程串行接口寄存器位(REF)選擇內(nèi)部或外部參考模式。在外部參考模式下，VCM引腳作為參考輸入，輸入電壓經(jīng)內(nèi)部緩沖和增益后生成REFP和REFM電壓。

SNRBoost技術(shù)

• 可克服量化噪聲導(dǎo)致的SNR限制，在小于Nyquist頻率（Fs/2）的任何帶寬內(nèi)實(shí)現(xiàn)SNR提升。
• 通過選擇合適的SNRBoost系數(shù)，可將噪聲底的“浴盆”形狀定位在所需信號(hào)頻段內(nèi)。
• 啟用該模式后，ADC延遲增加一個(gè)時(shí)鐘周期至15個(gè)時(shí)鐘周期。

時(shí)鐘輸入

• 時(shí)鐘輸入可采用差分（SINE、LVPECL或LVDS）或單端（LVCMOS）驅(qū)動(dòng)方式，性能差異不大。
• 為獲得最佳性能，推薦采用差分驅(qū)動(dòng)，并使用低抖動(dòng)的時(shí)鐘源。

電源管理

• 具備全局電源關(guān)斷、通道待機(jī)和通道輸出緩沖器禁用三種電源管理模式，可通過串行寄存器位或控制引腳CTRL1至CTRL3設(shè)置。
• 電源上電時(shí)，AVDD和DRVDD的上電順序無要求，可使用單獨(dú)的電源或從單個(gè)電源派生。

輸出接口

• 并行CMOS接口：輸出緩沖器電源（DRVDD）可在1.8 V至3.3 V范圍內(nèi)工作。建議使用CMOS輸出時(shí)鐘（CLKOUT）鎖存數(shù)據(jù)，并盡量減小數(shù)據(jù)和時(shí)鐘輸出引腳的負(fù)載電容。
• DDR LVDS接口：僅支持3.3 V DRVDD電源，11位數(shù)據(jù)和輸出時(shí)鐘以LVDS電平輸出。LVDS緩沖器電流可編程，且具備內(nèi)部終端選項(xiàng)，可提高信號(hào)完整性。

數(shù)字處理塊

• 偏移校正：可通過串行寄存器位（OFFSET LOOP EN）啟用內(nèi)部偏移校正算法，校正直流偏移至±10mV。校正時(shí)間常數(shù)可通過寄存器位（OFFSET LOOP TC）控制。
• 增益校正：可通過寄存器位（GAIN CORRECTION）對(duì)ADC通道增益進(jìn)行精細(xì)校正，校正步長為0.05 dB，最大校正值為0.5 dB。
• 抽取濾波器：可對(duì)ADC輸出數(shù)據(jù)進(jìn)行抽取，并選擇內(nèi)置低通、高通或帶通濾波器。抽取率和濾波器類型可通過寄存器位（DECIMATION RATE）和（DECIMATION FILTER TYPE）選擇。

電路板設(shè)計(jì)要點(diǎn)

接地

使用單一接地平面，確保電路板的模擬、數(shù)字和時(shí)鐘部分分區(qū)清晰。

電源去耦

由于ADS62C15內(nèi)部已包含去耦電容，外部去耦電容可適當(dāng)減少。去耦電容應(yīng)靠近轉(zhuǎn)換器電源引腳放置，推薦為模擬和數(shù)字電源引腳使用單獨(dú)的電源。

散熱

將封裝底部的暴露焊盤焊接到接地平面，以獲得最佳散熱性能。

總結(jié)

ADS62C15以其高性能、靈活性和豐富的功能，為電子工程師在無線通信、軟件定義無線電、醫(yī)療成像等領(lǐng)域的設(shè)計(jì)提供了強(qiáng)大的支持。在實(shí)際應(yīng)用中，我們需要根據(jù)具體需求合理配置和使用該ADC，并注意電路板設(shè)計(jì)和信號(hào)處理等方面的細(xì)節(jié)，以充分發(fā)揮其性能優(yōu)勢。希望通過本文的介紹，能幫助大家更好地理解和應(yīng)用ADS62C15。你在使用類似ADC的過程中遇到過哪些問題呢？歡迎在評(píng)論區(qū)分享交流。