以下文章來源于半導(dǎo)體產(chǎn)業(yè)研究

這是一份涉及芯片封裝幾乎所有關(guān)鍵概念的終極指南，它可以幫助您全面了解芯片的封裝方式以及未來互連技術(shù)的發(fā)展趨勢。

【內(nèi)容目錄】

1.電子封裝簡

2.早期封裝類型

3.2D: 倒裝芯片封裝

4.2D：晶圓級封裝

5.先進(jìn)封裝的興起

6.2.1D/2.3D:超薄有機中介層

7.2.5D: 硅中介層、微凸點、硅通孔與硅橋

8.3D-IC封裝

9.混合鍵合

芯片封裝類型（圖片來源: IDTechEx Research）

電子封裝（Electronic Packaging）簡介

芯片是在硅片上制造的，但如果不能與外部世界建立接口，其本身是無法發(fā)揮任何作用的。芯片與外部的互連包括信號、接地和電源，這些連接通常通過芯片上的焊盤（pad）實現(xiàn)。根據(jù)所需的電氣性能和外形尺寸，互連的實現(xiàn)方式可能有多種。

電子封裝是指，將半導(dǎo)體器件封裝起來，以保護(hù)其上的精密電路免受外部環(huán)境影響，并在電路與其他半導(dǎo)體器件或外部系統(tǒng)之間建立恰當(dāng)?shù)碾姎馀c機械接口，實現(xiàn)供電、信號連接或散熱。

除了上述外在功能外，封裝還有一個內(nèi)在作用，即實現(xiàn)了從芯片凸點（bump）層級（10~100 微米量級）到電路板層級（毫米至厘米量級）的尺度過渡，因而封裝也可稱為一種尺度變換器。

根據(jù)所采用的封裝類型不同，封裝過程可能由半導(dǎo)體晶圓廠自行完成（即集成器件制造商IDM，Integrated Device Manufacturer），也可能外包給封測廠（OSAT，Outsourced Semiconductor Assembly and Test），由其負(fù)責(zé)封裝制造、芯片裝配及功能測試。目前，全球多數(shù) OSAT 廠商集中在東南亞地區(qū)，知名企業(yè)包括 ASE（日月光）、Amkor（安靠） 和 JCET（長電科技，含原 StatsChipPAC）等。

理想情況下，封裝不應(yīng)對芯片的電氣特性產(chǎn)生任何影響，然而現(xiàn)實并非如此。封裝引腳及芯片與封裝之間的內(nèi)部互連都會影響芯片的電氣性能。而且，隨著晶體管的不斷微縮，芯片間數(shù)據(jù)交換的數(shù)量與速率急劇增長，封裝已成為系統(tǒng)性能的主要瓶頸之一。因此，盡量減少封裝帶來的電氣損耗比以往任何時候都要關(guān)鍵。

晶體管的數(shù)量大致仍遵循摩爾定律，每兩年翻倍一次，但封裝互連的密度卻遠(yuǎn)遠(yuǎn)落后。當(dāng)封裝技術(shù)的互連密度不足以支撐芯片上越來越密集的晶體管時，就會出現(xiàn)所謂的焊盤限制（pad-limited）設(shè)計困境。為解決連接問題，芯片制造商通常會被迫擴大芯片尺寸，而為了不浪費硅片，又在芯片上塞入更多的功能，例如額外的 SRAM。這樣雖能帶來一定系統(tǒng)層面的好處，但從長遠(yuǎn)來看，由于先進(jìn)工藝節(jié)點下硅片成本不斷攀升，這種做法不可持續(xù)。隨著小芯片（chiplet，也稱為芯粒）技術(shù)的興起，電氣封裝技術(shù)的復(fù)雜度和重要性都變得尤為突出。

芯片核心區(qū)域以及焊盤限制問題

在下一部分，我們將回顧封裝技術(shù)的起源，并逐步了解其復(fù)雜性如何演進(jìn)到當(dāng)今的地步。

早期封裝類型

在70至80年代，最早的封裝形式是雙列直插式封裝（DIP, Dual-Inline Package）。這種封裝結(jié)構(gòu)本質(zhì)上由一個 L 形引線框架（leadframe） 和一個 中央芯片承載板（paddle） 組成，硅芯片被固定在該承載板上。從引線框架到芯片的連接通過極細(xì)的金屬絲（稱為金屬鍵合線，bondwire）實現(xiàn)。整個封裝隨后被樹脂覆蓋，以提供機械保護(hù)。最終，引線框架被焊接到帶有通孔（through-hole）的印刷電路板（PCB）上。

雙列直插式封裝(DIP)

英特爾4004 CPU（1971 年發(fā)布）是首個實現(xiàn)大規(guī)模集成的處理器，包含約 2,300 個晶體管，就采用了這種 DIP 封裝。

Intel 4004 CPU采用DIP封裝

然而，DIP 封裝的突出引腳和電路板上必須鉆孔的設(shè)計即笨重又非常不便，于是這種結(jié)構(gòu)逐漸被四邊扁平封裝（QFP, Quad-Flat Package）取代。QFP 采用類似“海鷗翼”（gull-wing）形狀的引腳結(jié)構(gòu)，整體更為扁平，并且無需在電路板上開孔。這種封裝在80年代末至90年代初非常流行。例如著名的 Zilog Z80 CPU，它既有 DIP 封裝版本，也有 44 引腳 QFP 版本。

QFP封裝

接下來的重要演進(jìn)就是無引腳四邊扁平封裝（QFN, Quad-Flat No-Lead）。這種封裝徹底取消了傳統(tǒng)的長引腳結(jié)構(gòu)，帶來了三大優(yōu)勢：降低寄生電感；減輕重量與厚度；封裝尺寸幾乎與芯片本體相同。

在 QFN 封裝中，引線框架是一整塊金屬板：一面與電路板相連，另一面通過金屬鍵合線與芯片相連。由于寄生電感顯著降低，這種封裝能夠應(yīng)用于高頻（低 GHz 范圍）射頻產(chǎn)品設(shè)計中。

QFN封裝

QFN封裝的另一大優(yōu)點是優(yōu)異的散熱性能。承載芯片的金屬板具有極高的熱導(dǎo)率，其大面積接觸面也可有效傳導(dǎo)芯片熱量。至今，QFN 封裝仍被廣泛用于電源、工業(yè)與汽車電子領(lǐng)域，因為相比尺寸、復(fù)雜性或高頻，這些應(yīng)用對散熱性能的要求更關(guān)鍵。

除此之外，早期還有很多其他封裝類型，如下面所列及其各種衍生變體：

· 薄型小外形封裝（TSOP, Thin Small Outline Package）

· 無引腳芯片載體（LCC, Leadless Chip Carrier）

封裝種類繁多，此處不一一介紹。雖然其中一些封裝至今仍在使用，但真正帶來封裝技術(shù)質(zhì)的飛躍的，是隨后的倒裝芯片（Flip-Chip）技術(shù)。

2D：倒裝芯片封裝（Flip-Chip Package)

90年代，一種被認(rèn)為是芯片封裝演進(jìn)史上階躍式革新的新技術(shù)逐漸成為主流，這就是倒裝芯片技術(shù)。這種技術(shù)也被稱為 C4（Controlled Collapse Chip Connection）。其核心思想是取消傳統(tǒng)的金屬鍵合線，改用焊錫球（solder balls）直接實現(xiàn)芯片與封裝的電連接。這標(biāo)志著芯片封裝進(jìn)入了一個全新的階段：過去的鍵合線封裝只能利用芯片四周的邊緣進(jìn)行連接，而倒裝芯片技術(shù)則利用整個芯片表面進(jìn)行互連，大幅提升了單顆芯片可用的連接數(shù)量。在傳統(tǒng)鍵合結(jié)構(gòu)中，芯片金屬層及器件朝上（face-up）；而在 C4 技術(shù)中，芯片被翻轉(zhuǎn)，金屬層和器件朝下（face down），直接面對封裝基板。

技術(shù)原理

在倒裝芯片封裝中，焊錫球被布置在芯片的焊盤上。布置過程在整片硅晶圓（直徑可達(dá) 12 英寸）上一次性完成，稱為凸點工藝（bumping）。焊球之間的中心間距約為130~200 微米，稱為凸點間距（bump pitch）；而單位面積的焊球數(shù)量（每平方毫米的凸點數(shù)）被稱為凸點密度（bump density），這是業(yè)界常用的另一項指標(biāo)。

隨后，整片晶圓被切割（dicing）成單個芯片，每個芯片上都帶有焊球，準(zhǔn)備與封裝基板進(jìn)行連接。

帶焊球的切割好的芯片（圖片來源： Intech Technologies）

現(xiàn)代封裝基板的核心部分通常采用有機材料，最常用的是阻燃型的FR-4（Flame Retardant 4），這是一種具有自熄性的玻璃纖維編織材料。部分應(yīng)用也采用無芯結(jié)構(gòu)（Coreless Stackup）。

在基板核心材料的上下兩面，會逐層疊加薄型聚合物絕緣膜。在這些薄膜之間沉積金屬導(dǎo)線，并通過蝕刻形成貫穿不同金屬層的微孔（via，本質(zhì)上是連接不同層級金屬的小型互連結(jié)構(gòu)），從而在基板上構(gòu)成多層金屬結(jié)構(gòu)，用于封裝內(nèi)部的金屬連接布線。

目前最常用的絕緣膜材料是 Ajinomoto Build-up Film（ABF），由著名的味之素集團（Ajinomoto Group）生產(chǎn)。沒錯，就是那個以制造味精（MSG）聞名的公司。

倒裝芯片基板所用的味之素積層膜ABF (圖片來源：Ajinomoto Group)

與晶圓廠在硅片上常用的雙鑲嵌（dual damascene）金屬互連工藝不同，封裝基板的制造采用半加成工藝（SAP, Semi-Additive Process）：先在已有金屬結(jié)構(gòu)上層壓絕緣膜，再用激光在膜層上開出層間互連的通孔，最后通過電鍍形成新一層金屬線路。

裝配流程

將帶有焊球的晶粒（die，也稱裸片）翻轉(zhuǎn)，使其正面朝下貼合至封裝基板。通過精確對位，確保芯片與基板實現(xiàn)可靠連接。

在傳統(tǒng)貼裝工藝中，通過加熱使焊球回流（reflow）：高溫使焊錫瞬間熔化，借助液態(tài)錫的表面張力，芯片可自動微調(diào)位置并與封裝基板形成穩(wěn)固連接，隨后焊錫冷卻固化。然而，隨著芯片面積增大或焊點間距縮小，熱壓鍵合（Thermal Compression Bonding, TCB）技術(shù)正逐漸成為更主流的貼裝方案。

鍵合完成后，在芯片與基板間的縫隙中注入毛細(xì)底部填充膠（Capillary Underfill, CUF）。由于芯片與基板的熱膨脹系數(shù)（CTE）存在差異，工作溫度變化時兩者脹縮程度不同，會在焊點處產(chǎn)生機械應(yīng)力。CUF材料能夠提供必要的機械支撐與緩沖保護(hù)，防止焊點開裂或芯片從基板上剝離。

后續(xù)工序還包括安裝熱擴散片（heat spreader，若設(shè)計需要）、貼裝焊球陣列（Ball Grid Array, BGA）等步驟。最終完成的封裝器件即可進(jìn)入電路板組裝流程。

倒裝芯片封裝工藝流程示意圖（圖片來源：Anysilicon.com）

倒裝芯片技術(shù)的主要優(yōu)勢包括：

· 低寄生效應(yīng)：相比傳統(tǒng)引線框架或 QFN 封裝中數(shù)百微米長的鍵合線，焊錫球高度僅約 50~70 微米。這極大地降低了互連電阻和電感，使封裝適用于高性能電路。

· 緊湊的尺寸：由于取消了鍵合線，芯片尺寸幾乎可與封裝尺寸相等。整體封裝更加小巧、輕便，無需像 DIP 或 QFP 那樣使用長引線金屬。

·多芯片集成：借助 ABF 技術(shù)在封裝基板上實現(xiàn)金屬互連，可在同一基板上放置多個晶粒，并通過金屬走線互聯(lián)。這使具有不同功能的芯片能在二維平面上集成于單一封裝中。

英特爾的Tiger Lake移動處理器由多個芯片封裝而成。較大的芯片是CPU，較小的芯片是平臺控制器中心（PCH），即chipset（來源：英特爾）

利用銅柱（Copper Pillar）減小凸點間距

隨著硅芯片上器件尺寸的不斷縮小，晶體管數(shù)量不斷增加，從芯片引出的信號數(shù)量也隨之攀升。要在芯片單位面積內(nèi)布置更多互連凸點，就必須減小凸點尺寸與間距。

然而，傳統(tǒng)焊錫球的球形結(jié)構(gòu)在縮小間距時存在限制。為了解決這一問題，工程師引入了銅柱（Copper Pillar）+ 焊錫帽（Solder cap）的結(jié)構(gòu)來替代純焊錫球。

這種改進(jìn)帶來了顯著效果，采用銅柱結(jié)構(gòu)后，凸點間距可以縮小到 100 微米以下；銅柱的圓柱形幾何結(jié)構(gòu)使得凸點能夠更加緊密地排列；縮小銅柱直徑可以進(jìn)一步提升凸點密度。

銅柱取代焊錫球后的封裝結(jié)構(gòu)示意圖（圖片來源：Indium Corporation）

根據(jù)《2024 異構(gòu)集成路線圖》的預(yù)測，在標(biāo)準(zhǔn)核心封裝中，倒裝芯片凸點間距預(yù)計不會顯著低于 90 微米。原因在于，這一下限受到封裝基板制造工藝線寬/間距能力的限制。在標(biāo)準(zhǔn)封裝基板上，要實現(xiàn)更小的特征尺寸難度極高。當(dāng)凸點間距進(jìn)一步縮小時，就必須采用更精細(xì)的互連技術(shù)，例如微凸點（Micro-Bump），以及支持超精細(xì)互連的基板結(jié)構(gòu)（如中介層，Interposers）。這些技術(shù)將在后續(xù)章節(jié)中進(jìn)一步探討。

2D：晶圓級封裝

晶圓級封裝是一種在芯片仍處于晶圓狀態(tài)時，直接在晶圓上構(gòu)建封裝結(jié)構(gòu)的技術(shù)演進(jìn)形式。也就是說，不像倒裝芯片封裝（Flip-Chip）先制造獨立的封裝再將芯片裝入，晶圓級封裝是在晶圓上原地完成封裝流程。

基本原理與工藝流程

與倒裝芯片封裝類似，芯片首先通過硅工藝制造完成，并從晶圓上切割下來。那些通過測試的良品晶粒（Known-Good Die）會正面朝上（非翻轉(zhuǎn)）放置在一片空白晶圓上，這片基底晶圓通常稱為重組晶圓（Reconstituted Wafer）。

然后，整個重組晶圓會被覆蓋上一層介電模塑層（dielectric mold layer）。多余的模塑材料會被研磨掉（grinding back），以露出芯片表面的銅凸點；或者，在需要與芯片焊盤連接的區(qū)域，通過開通孔的方式在模塑層中形成通路。

接下來，在該介電層上沉積金屬走線層，形成一個新的互連層，稱為重布線層（Redistribution Layer, RDL）。 在形成 RDL 后，晶圓會進(jìn)入凸點工藝步驟。

帶重分布層（RDL）的扇出型晶圓級封裝（圖片來源：ASE）

通過在芯片表面構(gòu)建 RDL 層，封裝設(shè)計不再受限于倒裝芯片技術(shù)中的凸點間距。
在重組晶圓上，芯片之間的間距可以被適當(dāng)放大，從而制造出比芯片本體更大的封裝結(jié)構(gòu)。換句話說，RDL 將芯片重分布到更大面積上，從而為放置更多的焊錫球或銅柱提供了空間。

RDL 的互連線寬與間距雖不如芯片內(nèi)金屬化結(jié)構(gòu)那樣精細(xì)，但一般工藝可達(dá)10/10 微米；高端 RDL 技術(shù)甚至可實現(xiàn)2/2 微米。此外，還可以構(gòu)建多層 RDL 金屬層，實現(xiàn)更復(fù)雜的信號走線。該技術(shù)并不限于單一芯片類型，不同制程節(jié)點、不同功能的芯片都可以通過 RDL 互連集成在同一封裝中。

最后，帶 RDL 層的芯片會從重組晶圓上再次切割，并翻轉(zhuǎn)貼裝到 PCB 基板上，如下圖所示。

用于異構(gòu)集成的面板級扇出 RDL-First封裝

這種封裝將芯片連接向外扇出（fan-out）到更大面積，從而簡化了整體封裝設(shè)計，通常稱之為扇出型晶圓級封裝（FOWLP, Fan-Out Wafer-Level Packaging），或晶圓級芯片封裝（WLCSP, Wafer-Level Chip Scale Packaging）。

在某些應(yīng)用場景中，若所需的信號、電源/接地焊球數(shù)量較少，且能容納在晶粒面積內(nèi)，則可采用晶圓級扇入型封裝（Fan-In WLP）。這種方式可在芯片尺寸范圍內(nèi)（或略大）完成封裝，從而節(jié)省空間與成本，常用于邊緣計算與移動設(shè)備等應(yīng)用。

晶圓級封裝的幾種主要工藝流程如下：

1.Chip-First（芯片優(yōu)先）：

這是前面所述的標(biāo)準(zhǔn)流程。先將芯片安裝在重組晶圓上，再在其上構(gòu)建 RDL 層。完成RDL 層后，再將整個“芯片+封裝”從晶圓中切割出來。其優(yōu)點是工藝成本較低，但缺點也不少，如在 RDL 加工過程中，芯片可能發(fā)生偏移或錯位；較大的芯片可能因熱應(yīng)力而翹曲變形。因此，該工藝更適合用于較小的芯片與簡單封裝。由于在 RDL 制程前就已使用良品芯片，RDL 的良率必須很高，否則成本效益會顯著降低。

Chip-Last（芯片后置）

此流程類似早期的倒裝芯片工藝，先在重組晶圓上構(gòu)建RDL層，再將切割后的芯片翻轉(zhuǎn)貼裝到 RDL 上并進(jìn)行模塑。其優(yōu)點在于，芯片不會經(jīng)歷多次 RDL 加工中的高溫循環(huán)，可保持硅芯片的原始結(jié)構(gòu)完整； RDL 層可在貼片前進(jìn)行檢測，避免因缺陷導(dǎo)致良率損失； 而且，可在 RDL 上形成更精細(xì)的特征（L/S 可達(dá)2/2 μm），從而提升電氣性能。其劣勢在于工藝步驟較多，整體成本較高。

Chip-Last 扇出型封裝示意圖（圖片來源：ASE）

3.Panel-Level Fan-Out（面板級扇出封裝，PLFO）

前兩種方法都使用圓形晶圓（最大 300 mm 直徑），面積利用率有限。PLFO 技術(shù)則采用矩形大面板（最大 600 mm × 600 mm）代替晶圓。由于面積利用率更高，每片面板的封裝數(shù)量可提升約 6.5 倍，因此單個封裝成本可降低約 20%。不過，這項新技術(shù)仍面臨很多挑戰(zhàn)，例如設(shè)備與生產(chǎn)線需升級以支持大尺寸矩形面板；目前可支持的 RDL 層數(shù)較少，線寬/間距仍較大。盡管如此，對于電源管理 IC（PMIC）等對高密度要求不高的應(yīng)用，現(xiàn)有 PLFO 技術(shù)已足夠提供一種低成本、高產(chǎn)量的晶圓級封裝方案。

600×600 mm2 面板上的面板級封裝，每次可制造多于晶圓 6.5 倍的封裝（圖片來源：StatsChipPAC）

此外，還有“正裝（face-up）”與“倒裝（face-down）”芯片放置等多種變體流程，本文暫不做深入討論。

先進(jìn)封裝的興起

毋庸置疑，傳統(tǒng)封裝在過去幾十年中已經(jīng)很好地滿足了硅芯片不斷變化的需求。但在最近的十年，封裝變得愈發(fā)關(guān)鍵，其驅(qū)動因素包括：

· 功能拆分（Disaggregation）：隨著摩爾定律的發(fā)展放緩，以及先進(jìn)制程下大尺寸晶粒成本的日益高昂，業(yè)界開始傾向于將單一大型芯片拆分成多個較小的芯片，即chiplet芯粒。

· 異構(gòu)集成（Heterogeneous Integration）：由于不同的 IP 模塊并不總能隨制程節(jié)點一起縮放，為了節(jié)省移植成本，理想的做法是讓不同模塊采用最適合它們的不同硅節(jié)點，這就催生了在同一封裝上混搭不同芯粒的需求。

· 存儲墻（Memory Wall）問題：內(nèi)存帶寬的需求遠(yuǎn)遠(yuǎn)超過了帶寬擴展的速度。高性能處理器為了獲得更高的內(nèi)存帶寬，必須將內(nèi)存盡可能靠近計算單元集成，因此演變出在封裝上整合高帶寬內(nèi)存（HBM）的方法，而這在傳統(tǒng)封裝技術(shù)中是無法實現(xiàn)的。

· 打破光罩極限（Reticle Limit）：AI 和云計算等應(yīng)用推動了單封裝計算能力的極限。由于單顆晶粒的尺寸受到光罩面積的物理限制，因此需要通過在一個封裝內(nèi)集成更多芯片，并使它們協(xié)同工作如同一顆超大芯片的方式來突破這一瓶頸。

上述需求促成了一系列新技術(shù)的誕生，我們統(tǒng)稱為先進(jìn)封裝（Advanced Packaging）。在本系列的下篇中，將介紹這一領(lǐng)域的主要技術(shù)分支。