在當今的電子設計領(lǐng)域，模擬 - 數(shù)字轉(zhuǎn)換器（ADC）扮演著至關(guān)重要的角色，它是連接模擬世界和數(shù)字世界的橋梁。今天，我們要深入探討的是德州儀器（TI）的一款高性能4通道ADC——ADS5240，這款產(chǎn)品憑借其出色的性能和豐富的特性，在眾多應用場景中展現(xiàn)出強大的競爭力。

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一、ADS5240概述

ADS5240是一款4通道、12位、40MSPS的ADC，具備串行LVDS接口。它為系統(tǒng)設計帶來了諸多便利，如內(nèi)部參考電壓的提供簡化了系統(tǒng)設計要求，低功耗特性允許實現(xiàn)更高的系統(tǒng)集成密度，而串行LVDS輸出則減少了接口線路數(shù)量和封裝尺寸。

二、關(guān)鍵特性

2.1 時鐘與數(shù)據(jù)傳輸

• PLL倍頻：集成的鎖相環(huán)（PLL）將輸入的ADC采樣時鐘乘以12倍，生成的高頻LVDS時鐘用于數(shù)據(jù)序列化和傳輸過程。
• 數(shù)據(jù)序列化：每個內(nèi)部ADC的字輸出被序列化，可選擇先傳輸MSB或LSB。除了四個數(shù)據(jù)輸出外，還會傳輸位時鐘和字時鐘，位時鐘速度是采樣時鐘的6倍，字時鐘速度與采樣時鐘相同。

2.2 性能指標

• 采樣率與分辨率：最大采樣率為40MSPS，具備12位分辨率，且無丟失碼。
• 功耗：內(nèi)部參考模式下總功耗為584mW，外部參考模式下為518mW。
• 信噪比：在10MHz中頻下，SNR可達70.5dBFS。

2.3 其他特性

• 參考模式：提供內(nèi)部參考，也可選擇外部參考，內(nèi)部參考模式可實現(xiàn)最佳性能。
• 輸出格式：采用序列化LVDS輸出，具有集成幀和位模式選項，可選擇將LVDS時鐘輸出電流加倍，還有四種LVDS電流模式。
• 封裝與工作溫度范圍：采用HTQFP - 64 PowerPAD封裝，工作溫度范圍為 - 40°C至 + 85°C。

三、應用領(lǐng)域

ADS5240的高性能使其在多個領(lǐng)域得到廣泛應用，包括便攜式超聲系統(tǒng)、磁帶驅(qū)動器、測試設備、光網(wǎng)絡和通信等。在這些應用中，它能夠準確地將模擬信號轉(zhuǎn)換為數(shù)字信號，為后續(xù)的處理和分析提供可靠的數(shù)據(jù)支持。

四、電氣特性

4.1 直流精度

• 無丟失碼：經(jīng)過測試，確保在整個工作范圍內(nèi)所有可能的代碼都存在。
• DNL和INL：在5MHz輸入頻率下，DNL的范圍為 - 0.9至 + 0.9 LSB，INL的范圍為 - 2.0至 + 2.0 LSB。
• 偏移誤差和溫度系數(shù)：偏移誤差范圍為 - 0.75至 + 0.75 %FS，偏移溫度系數(shù)為14 ppm/°C。

4.2 功率要求

不同參考模式下的功耗不同，內(nèi)部參考模式下模擬部分（AVDD）功耗為452mW，輸出驅(qū)動器（LVDD）功耗為132mW，總功耗為584mW；外部參考模式下總功耗為518mW。

4.3 參考電壓

內(nèi)部參考電壓VREFT典型值為1.95V，VREFB典型值為0.95V，VcM典型值為1.45V；外部參考模式下，VREFT范圍為1.825至2.0V，VREFB范圍為0.9至1.075V。

五、AC特性

5.1 動態(tài)特性

• SFDR：在不同輸入頻率下，SFDR表現(xiàn)出色，如在1MHz輸入頻率下為87dBc，5MHz時為78 - 85dBc，10MHz時為85dBc。
• HD2和HD3：二次諧波失真（HD2）和三次諧波失真（HD3）在不同頻率下也有較好的抑制效果。
• SNR和SINAD：在10MHz中頻下，SNR可達70dBFS，SINAD可達69.5dBFS。

5.2 有效位數(shù)（ENOB）

在5MHz輸入頻率下，ENOB為11.3位，反映了ADC的實際轉(zhuǎn)換性能。

六、LVDS數(shù)字數(shù)據(jù)和時鐘輸出

6.1 DC規(guī)格

• 輸出電壓：輸出高電壓VoH范圍為1265至1465mV，輸出低電壓Vou范圍為940至1140mV，輸出差分電壓Vool范圍為275至375mV。
• 輸出阻抗和電容：正常工作時輸出差分阻抗Ro為13kΩ，功率下降時為20kΩ，輸出電容Co為4pF。

6.2 驅(qū)動AC規(guī)格

• 時鐘占空比：ADCLKOUT和LCLKOUT的時鐘占空比有一定要求，如ADCLKOUT時鐘占空比為50 - 55%。
• 數(shù)據(jù)建立和保持時間：數(shù)據(jù)建立時間和保持時間考慮了數(shù)據(jù)相關(guān)的偏移、通道間失配以及時鐘抖動的影響。

七、工作原理

7.1 整體架構(gòu)

ADS5240由高性能采樣保持電路和12位ADC組成，四個通道由單個時鐘ADCLK驅(qū)動。輸入時鐘通過精心匹配的時鐘緩沖樹為每個通道生成采樣時鐘，PLL從ADCLK內(nèi)部生成序列化所需的12倍時鐘。

7.2 模擬輸入驅(qū)動

模擬輸入通過內(nèi)部兩個600Ω電阻進行偏置，以實現(xiàn)交流耦合。建議在每個輸入引腳串聯(lián)一個大于20Ω的電阻，采樣電容為4pF。如果輸入為直流耦合，驅(qū)動電路的輸出共模電壓應與VcM匹配在±50mV以內(nèi)。

7.3 輸入過壓恢復

ADS5240能夠處理過壓情況，當輸入從過載切換到零信號時，在輸入共模與VcM偏差不大的情況下，從兩倍滿量程脈沖的過壓脈沖輸入恢復到滿量程的1%以內(nèi)預計在三個時鐘周期內(nèi)完成。

7.4 參考電路設計

• 內(nèi)部參考：使用單個內(nèi)部參考電壓緩沖器確保芯片內(nèi)四個通道的參考電壓匹配，生產(chǎn)時對參考電壓進行微調(diào)以保證不同芯片間的參考電壓匹配。
• 外部參考：支持使用外部參考電壓，此模式下內(nèi)部參考緩沖器呈三態(tài)，需確保外部參考電壓的共模電壓與VcM匹配在50mV以內(nèi)。

7.5 時鐘設計

四個通道由單個ADCLK輸入驅(qū)動，采用時鐘樹網(wǎng)絡為每個通道生成采樣時鐘，以確保所有通道的孔徑延遲和抖動相同。內(nèi)部PLL生成具有50%占空比的內(nèi)部時鐘，同時生成12倍時鐘用于序列化。

7.6 LVDS緩沖器

LVDS緩沖器有四個電流設置，默認電流設置為3.5mA，可提供約±350mV的差分壓降。數(shù)據(jù)從每個通道的輸出經(jīng)序列化器序列化后通過LVDS緩沖器輸出，支持多種模式，如去斜模式、同步模式和自定義模式。

7.7 噪聲耦合問題

高速混合信號對噪聲耦合敏感，ADS5240通過明確劃分模擬和數(shù)字域、使用多個引腳驅(qū)動電源和地、采用LVDS緩沖器等方式減少噪聲耦合。

7.8 掉電模式

ADS5240具有掉電引腳PD，拉高PD可使設備進入掉電模式，此時參考和時鐘電路以及所有通道均斷電，功耗降至小于100mW。還可通過編程寄存器選擇性地關(guān)閉個別通道。

7.9 復位

電源穩(wěn)定后，需給設備一個有效的RESET脈沖，使所有內(nèi)部寄存器復位到默認值0，否則可能導致設備故障。

八、PCB布局和接口設計

8.1 PCB布局

ADS5240采用64引腳PowerPAD熱增強封裝，PCB設計時需考慮該封裝的熱效率，可參考相關(guān)技術(shù)文檔進行設計。

8.2 接口設計

可在TI網(wǎng)站上找到關(guān)于連接高速LVDS輸出的應用報告，以及描述如何將TI的高速多通道ADC與Xilinx FPGAs連接的應用筆記。

九、總結(jié)

ADS5240作為一款高性能的4通道ADC，憑借其出色的性能指標、豐富的特性和靈活的工作模式，在多個應用領(lǐng)域具有廣泛的應用前景。在實際設計中，工程師需要根據(jù)具體的應用需求，合理選擇參考模式、時鐘設置和接口設計，同時注意PCB布局和噪聲耦合問題，以充分發(fā)揮ADS5240的優(yōu)勢，實現(xiàn)高效、可靠的模擬 - 數(shù)字轉(zhuǎn)換。你在使用類似ADC的過程中遇到過哪些挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗和見解。