電子發(fā)燒友網(wǎng)綜合報(bào)道在 2025 年 IEEE 國(guó)際電子器件會(huì)議上，Intel 及 Intel Foundry 研究團(tuán)隊(duì)聯(lián)合全球頂尖科研機(jī)構(gòu)，發(fā)布了一系列面向先進(jìn)半導(dǎo)體制造的核心技術(shù)突破。這些成果聚焦晶體管微型化、功率傳輸效率、新興材料應(yīng)用等行業(yè)關(guān)鍵痛點(diǎn)，涵蓋 MIM 電容器創(chuàng)新、GaN 芯片 let 技術(shù)、2D FET 優(yōu)化及 CMOS 縮放演進(jìn)等多個(gè)前沿方向，為人工智能（AI）和高性能計(jì)算（HPC）領(lǐng)域的技術(shù)升級(jí)提供了關(guān)鍵支撐。

隨著半導(dǎo)體工藝節(jié)點(diǎn)持續(xù)演進(jìn)，晶體管尺寸不斷縮減，如何在極小空間內(nèi)實(shí)現(xiàn)穩(wěn)定、低泄漏的功率傳輸，成為制約先進(jìn) CMOS 技術(shù)發(fā)展的核心瓶頸。Intel Foundry 團(tuán)隊(duì)此次推出的新一代金屬 - 絕緣體 - 金屬（MIM）片上去耦電容器技術(shù)，通過(guò)材料創(chuàng)新與結(jié)構(gòu)優(yōu)化，成功突破了這一限制。

該技術(shù)采用深溝槽電容器結(jié)構(gòu)，兼容標(biāo)準(zhǔn)后端芯片制造工藝，核心亮點(diǎn)在于三種高性能 MIM 堆疊材料的成功驗(yàn)證：鐵電鉿鋯氧化物（HZO）、氧化鈦（TiO）及鈦酸鍶（STO）。

鐵電鉿鋯氧化物（HfZrO）：利用鐵電材料的自發(fā)極化特性，在納米級(jí)尺度下實(shí)現(xiàn)高介電常數(shù)；
二氧化鈦（TiO?）：具有優(yōu)異的介電性能和熱穩(wěn)定性；
鈦酸鍶（SrTiO?）：鈣鈦礦結(jié)構(gòu)材料，在深溝槽中展現(xiàn)出卓越的電容密度。

測(cè)試數(shù)據(jù)顯示，這些材料方案的平面電容密度達(dá)到 60-98 fF/μm2，較當(dāng)前主流技術(shù)實(shí)現(xiàn)多代際飛躍；同時(shí)泄漏水平控制在行業(yè)目標(biāo)的 1/1000，在電容漂移、擊穿電壓等關(guān)鍵可靠性指標(biāo)上均無(wú)妥協(xié)。

這一技術(shù)突破將為AI芯片設(shè)計(jì)帶來(lái)多重優(yōu)勢(shì)，包括電源完整性提升，有效抑制電源噪聲和電壓波動(dòng)。在熱管理協(xié)同優(yōu)化方面，實(shí)現(xiàn)電熱協(xié)同優(yōu)化，為高功率AI芯片提供更穩(wěn)定的工作環(huán)境。它還有助于在有限芯片面積內(nèi)實(shí)現(xiàn)更高的電容密度，為功能模塊集成釋放更多空間，實(shí)現(xiàn)芯片面積優(yōu)化。同時(shí)為 3nm 及以下先進(jìn)工藝節(jié)點(diǎn)提供了穩(wěn)定的功率保障，將直接推動(dòng)高性能 AI 芯片、HPC 處理器的性能提升與功耗優(yōu)化。


另外，在功率電子與射頻（RF）領(lǐng)域，Intel Foundry 首次展示了基于 300 毫米硅基氮化鎵（GaN-on-Silicon）晶圓的完整芯片 let 技術(shù)，填補(bǔ)了行業(yè)在大尺寸、超薄 GaN 集成方案上的空白。該芯片 let 厚度僅 19μm，不足人類頭發(fā)直徑的 1/4，通過(guò)晶圓減薄、切割等工藝從全流程加工的 300mm 晶圓中制備而成，兼顧了大規(guī)模制造與極致輕薄特性。

技術(shù)架構(gòu)上，該方案采用單片集成工藝，將 GaN N 型金屬 - 氧化物 - 半導(dǎo)體高電子遷移率晶體管（N-MOSHEMT）與硅 P 型金屬 - 氧化物 - 半導(dǎo)體場(chǎng)效應(yīng)晶體管（Si PMOS）融合，構(gòu)建了包含邏輯門、多路選擇器、觸發(fā)器、環(huán)形振蕩器等在內(nèi)的完整數(shù)字控制電路庫(kù)。可靠性測(cè)試表明，該技術(shù)在時(shí)間相關(guān)介質(zhì)擊穿（TDDB）、正偏壓溫度不穩(wěn)定性（pBTI）、高溫反向偏壓（HTRB）及熱載流子注入（HCI）等嚴(yán)苛條件下均滿足工業(yè)級(jí)要求，有望廣泛應(yīng)用于下一代高效功率轉(zhuǎn)換器、高速射頻通信設(shè)備等場(chǎng)景，解決傳統(tǒng)方案功率密度低、響應(yīng)速度慢的痛點(diǎn)。

在半導(dǎo)體材料上，面對(duì)硅基材料逼近物理極限的挑戰(zhàn)，Intel Foundry 聯(lián)合維也納技術(shù)大學(xué)、IMEC 等機(jī)構(gòu)，在 2D 材料晶體管（2D FET）領(lǐng)域取得多項(xiàng)關(guān)鍵進(jìn)展。與維也納技術(shù)大學(xué)合作的研究聚焦二硫化鉬（MoS?）等 2D 材料替代硅的可行性，通過(guò)對(duì)比平面型與全環(huán)繞柵極（GAA）結(jié)構(gòu)的 1 層 MoS?溝道 FET，系統(tǒng)分析了滯后特性、偏壓溫度不穩(wěn)定性（BTI）及隨機(jī)電報(bào)噪聲（RTN）等關(guān)鍵指標(biāo)，揭示了氧化物層與溝道 - 絕緣體界面的陷阱物理機(jī)制，為 2D FET 的可靠性優(yōu)化提供了理論支撐。

此次 IEDM 發(fā)布的多項(xiàng)成果，彰顯了 Intel Foundry 在先進(jìn)半導(dǎo)體制造領(lǐng)域的技術(shù)積淀與生態(tài)整合能力。從 MIM 電容器的功率保障到 GaN 芯片 let 的性能突破，從 2D 材料的前沿探索到 CMOS 縮放的工程落地，這些技術(shù)不僅解決了當(dāng)前行業(yè)的核心痛點(diǎn)，更構(gòu)建了面向 AI、HPC 等新興領(lǐng)域的技術(shù)護(hù)城河。未來(lái)，隨著這些技術(shù)的產(chǎn)業(yè)化落地，將進(jìn)一步推動(dòng)半導(dǎo)體行業(yè)向更高性能、更低功耗、更大規(guī)模集成的方向發(fā)展，為數(shù)字經(jīng)濟(jì)的創(chuàng)新升級(jí)注入強(qiáng)勁動(dòng)力。