本文翻譯轉載于：Cadence Blog

作者：Sigrity

在芯粒設計中，維持良好的信號完整性是最關鍵的考量因素之一。隨著芯片制造商不斷突破性能與微型化的極限，確保組件間信號的純凈性與可靠性面臨著前所未有的巨大挑戰(zhàn)。對于需要應對信號完整性與電源完整性復雜問題的工程師而言，深入理解這些挑戰(zhàn)的細微差異，是設計出高效、可靠芯粒方案的核心前提。

閱讀全文，可詳細了解芯粒中的信號完整性及其在芯片設計中的關鍵作用、芯粒技術帶來的獨特挑戰(zhàn)，以及 Cadence 的先進工具如何為工程師重新定義設計可能性。

理解芯粒中的信號完整性

信號完整性指的是電信號在系統(tǒng)組件間傳輸時的質量。對于集成電路封裝設計和印刷電路板而言，維持信號完整性意味著確保信號不受噪聲、反射、串擾和損耗的影響而發(fā)生劣化。

芯粒使這一過程變得更為復雜。傳統(tǒng)的單芯片將所有組件集成在單一裸片上，而芯粒則是尺寸更小、單獨制造的組件，通過互聯形成集成系統(tǒng)。盡管這種模塊化方案具有顯著的可擴展性和靈活性，但也帶來了新的信號完整性問題。

圖 1：包含三條不同長度芯粒間鏈路的 UCIe 測試封裝

為什么信號完整性至關重要

保持可靠的信號傳輸是芯片性能的關鍵要素，因為即便信號質量出現微小偏差，都可能影響性能、增加功耗并降低可靠性。確保信號完整性不僅能保證高性能，還能保障芯片設計的可靠性與能效。

芯粒設計中的信號完整性挑戰(zhàn)

熱與電耦合：鑒于芯粒的高度集成特性，組件間的熱電交互成為維持電源完整性和信號完整性的重要考量因素。

高速數據傳輸：現代應用(如 AI 工作負載或高帶寬數據中心運算)的復雜性日益提升，對數據傳輸速率提出了更高要求。尤其在高頻場景下，信號路徑中的損耗與反射問題會更為顯著。

互連密度：為優(yōu)化性能，芯粒間的互連必須高度密集排列，這會增加串擾(相鄰線路的信號干擾)和電磁耦合的風險。

復雜封裝：芯粒通常需要 2.5D 或 3D 集成等先進封裝技術，這類封裝方案的設計更為緊湊，進一步加劇了信號劣化的風險。

電源傳輸噪聲：芯粒復雜的電源傳輸網絡(PDN)可能向系統(tǒng)引入噪聲，影響信號完整性與電源完整性。確保低阻抗的電源傳輸路徑，是避免干擾的關鍵。

應對信號完整性問題的解決工具

應對這些挑戰(zhàn)需要借助能夠進行全面信號完整性分析的先進技術與工具。因此，工程師們常選用行業(yè)領先的解決方案，例如 Cadence 的 Sigrity X 和 Clarity 3D Solver 平臺。

Sigrity X

Cadence 的 Sigrity X 信號完整性分析技術采用集成化的強大方案，可應對信號完整性與電源完整性挑戰(zhàn)，其核心功能包括：

端到端的信號完整性與電源完整性(SI/PI)分析，能在印刷電路板和集成電路封裝設計中實現精細化、電源感知的信號完整性及電源傳輸網絡分析。該功能有助于及早識別潛在問題，確保達成成本、性能與可靠性目標。

先進的設計內互連建模，可模擬信號路徑并優(yōu)化阻抗，從而減少反射與損耗，對于芯粒特有的高密度布局設計也同樣適用。

串擾分析功能，通過評估和抑制高密度互連中的串擾，最大限度降低干擾風險。

圖 2：Cadence UCIe-Link【IP + 封裝】芯粒間驗證平臺，用于關聯 Sigrity X 信號完整性仿真結果

Clarity 3D Solver

Cadence 的 Clarity 3D Solver 專為高保真度分析設計，通過提供針對硅片、封裝和印刷電路板的 3D 電磁提取能力，與 Sigrity X 的信號完整性/電源完整性(SI/PI)分析形成互補。其優(yōu)勢包括：

可分析堆疊封裝或 2.5D/3D 設計中的耦合效應、熱問題及電磁場(EM)行為。

Clarity 3D Solver 與 Cadence 設計生態(tài)系統(tǒng)的無縫集成，使團隊能在統(tǒng)一高效的環(huán)境中協作。該工具提供宏觀與微觀雙重視角以應對信號相關挑戰(zhàn)，助力在緊張的進度內完成高性能設計。

增強芯粒信號完整性強化技巧

除工具外，采用最佳實踐也能顯著提升信號完整性的維持能力。以下是可采取的具體措施：

采用電源感知設計：利用電源感知型信號完整性分析，考量同步開關噪聲(SSN)，確保電源傳輸網絡的穩(wěn)健性。

優(yōu)化互連阻抗：在整個信號路徑中保持受控阻抗，以減少反射并將信號損耗降至最低。

注重布局與布線技巧：遵循印刷電路板(PCB)布局的最佳實踐，例如縮短 stub 長度、合理使用去耦元件、將敏感走線與強干擾信號分離，從而抑制串擾并減少噪聲傳播。

盡早且頻繁仿真：在設計流程的每個階段對潛在的信號完整性與電源完整性問題進行仿真，以便及早發(fā)現并解決問題。

采用先進封裝技術：扇出型晶圓級封裝(FOWLP)、具有嚴格控制設計參數的中介層等解決方案，有助于確保電熱穩(wěn)定性。

信號完整性帶來的競爭優(yōu)勢

芯粒的信號完整性不僅是一項技術挑戰(zhàn)，更蘊藏著發(fā)展機遇。通過主動掌控這些復雜性，你能夠實現系統(tǒng)的更高性能、更快上市速度和更強可擴展性。 Cadence 的 Sigrity X 與 Clarity 等工具為你提供有力支持，助你從容應對芯粒設計的復雜難題，同時確保方案的穩(wěn)健性與可靠性。

圖 3：Cadence UCIe-Link【IP + 封裝】芯粒間信號質量演示

了解更多關于信號完整性的信息

如需深入了解 Cadence 如何幫助工程師解決最復雜的信號完整性挑戰(zhàn)，可訪問 Cadence 官網網站瀏覽。Cadence Sigrity X 信號與電源完整性頁面請點擊“閱讀原文”進行了解。

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