電子發(fā)燒友網(wǎng)報(bào)道（文/梁浩斌）半導(dǎo)體制程在近幾年摩爾定律失效的聲音中依然高歌猛進(jìn)，最近韓國半導(dǎo)體工程師學(xué)會(huì)ISE在2026半導(dǎo)體技術(shù)路線圖中，預(yù)測(cè)了未來15年的半導(dǎo)體工藝演進(jìn)路徑，表示2040年將實(shí)現(xiàn)0.2nm工藝節(jié)點(diǎn)。

而隨著芯片工藝節(jié)點(diǎn)的推進(jìn)，芯片供電面臨越來越多問題，所以近年英特爾、臺(tái)積電、三星等廠商相繼推出背面供電技術(shù)，旨在解決工藝節(jié)點(diǎn)不斷推進(jìn)下，芯片面臨的供電困境。

正面供電面臨物理極限

在半導(dǎo)體技術(shù)發(fā)展的歷程中，傳統(tǒng)的正面供電架構(gòu)一直是芯片設(shè)計(jì)的普遍解法。在這種架構(gòu)中，VDD/GND和信號(hào)互連共享晶圓正面的金屬層資源，通過多層金屬互連實(shí)現(xiàn)電力傳輸和信號(hào)路由的功能集成。然而，隨著工藝節(jié)點(diǎn)不斷向更小尺度演進(jìn)，這種傳統(tǒng)架構(gòu)正面臨前所未有的結(jié)構(gòu)性困境。
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當(dāng)前先進(jìn)工藝節(jié)點(diǎn)的供電挑戰(zhàn)主要體現(xiàn)在三個(gè)方面：首先是IR 壓降問題的急劇惡化，在 3nm 以下工藝中，傳統(tǒng)供電技術(shù)可能導(dǎo)致高達(dá) 50% 的電壓降，嚴(yán)重影響晶體管的可靠性和性能；其次是布線資源的嚴(yán)重?fù)矶?，?5nm 工藝節(jié)點(diǎn)，電源基礎(chǔ)設(shè)施消耗了近 40% 的可用布線資源，而金屬間距縮小到 24nm 時(shí)，IR 壓降比前一代技術(shù)節(jié)點(diǎn)增加 45%；第三是信號(hào)完整性的挑戰(zhàn)，電源和信號(hào)共享布線資源導(dǎo)致電磁干擾加劇，影響信號(hào)質(zhì)量和時(shí)序收斂。?
這些挑戰(zhàn)的根本原因在于傳統(tǒng)架構(gòu)的物理極限。隨著晶體管尺寸的縮小，為了保證足夠的電流傳輸能力，電源軌的寬度無法按比例縮小，目前電源軌的寬度約為其他邏輯單元組件的三倍，成為邏輯密度縮放的主要障礙。同時(shí)，在先進(jìn)工藝節(jié)點(diǎn)中，互連電阻的增加速度遠(yuǎn)超晶體管性能的提升速度，使得傳統(tǒng)的二維平面供電架構(gòu)難以滿足高性能芯片的需求。

背面供電架構(gòu)核心

背面供電非常直白地形容了供電架構(gòu)的轉(zhuǎn)變，那就是將晶圓正面的供電網(wǎng)絡(luò)轉(zhuǎn)移到晶圓背面，實(shí)現(xiàn)了電源與信號(hào)的物理分離。

背面供電架構(gòu)的核心主要是在空間、供電路徑、材料等方面帶來新的優(yōu)勢(shì)。首先在空間上，背面供電將 VDD/GND 電源網(wǎng)絡(luò)從晶圓正面轉(zhuǎn)移到背面通過光刻和蝕刻加工，使用更粗、更短的金屬層，而晶圓正面僅保留信號(hào)布線功能。背面金屬層設(shè)計(jì)是整個(gè)技術(shù)架構(gòu)的基礎(chǔ)，在典型的背面供電方案中，電源網(wǎng)絡(luò)被遷移到晶圓背面，使用專門設(shè)計(jì)的背面金屬層（通常為 M1-M3 層）進(jìn)行供電線路的布局。這些背面金屬層具有顯著的物理優(yōu)勢(shì)：線寬可以比正面金屬層寬 2-3 倍，厚度也相應(yīng)增加，從而大幅降低了電阻值。根據(jù) IMEC 的研究數(shù)據(jù)，背面使用的粗金屬線相對(duì)便宜，不僅降低了制造成本，還減少了對(duì)昂貴 EUV 光刻步驟的依賴。

路徑也實(shí)現(xiàn)了優(yōu)化，通過納米級(jí)硅通孔（nano-TSV）垂直連接背面電源與正面晶體管，實(shí)現(xiàn)垂直供電，供電路徑長度減少 60%-80%；比如英特爾PowerVia 技術(shù)在垂直互連設(shè)計(jì)方面采用了創(chuàng)新的方法，在每個(gè)標(biāo)準(zhǔn)單元中嵌入納米級(jí)硅通孔，實(shí)現(xiàn)了高效的功率分配。這種設(shè)計(jì)不僅提高了供電效率，還為芯片設(shè)計(jì)提供了更大的靈活性。

材料方面，晶圓背面可部署更厚的金屬層，線寬提升約 2-3 倍，電阻降低 40%-60%，從而顯著改善 IR 壓降問題。但另一方面，還需要將硅晶圓進(jìn)一步減薄，過程中要保證晶圓的平整度和結(jié)構(gòu)完整，同時(shí)避免機(jī)械應(yīng)力等導(dǎo)致晶圓變形。

通過這一系列的革新，背面供電帶來了非常大的優(yōu)勢(shì)，首先是供電效率大幅提升，通過縮短供電路徑和降低電阻，實(shí)現(xiàn)了 85% 的片上 IR 壓降降低和 30% 的片外電壓降改善；二是布線資源的有效釋放，正面金屬層 100% 用于信號(hào)傳輸，繞線長度縮短 15%-20%，標(biāo)準(zhǔn)單元利用率從 75% 提升至 85%-90%；三是信號(hào)完整性的顯著改善，電源與信號(hào)徹底分離，有數(shù)據(jù)顯示串?dāng)_可減少42%，為高頻、高速信號(hào)傳輸提供了更好的電磁環(huán)境。

三巨頭進(jìn)展

目前在背面供電技術(shù)上，走在最前的玩家就是英特爾、臺(tái)積電和三星，其中量產(chǎn)節(jié)奏最快的是英特爾，PowerVia技術(shù)已經(jīng)在2024年底推出的20A節(jié)點(diǎn)小規(guī)模試產(chǎn)，而18A節(jié)點(diǎn)也在2025年全面量產(chǎn)，領(lǐng)先優(yōu)勢(shì)明顯。

臺(tái)積電的Super Power Rail (SPR)預(yù)計(jì)會(huì)在2026年底的A16節(jié)點(diǎn)上量產(chǎn)，2025年據(jù)稱已完成測(cè)試芯片驗(yàn)證；三星背面供電技術(shù)目前仍處于測(cè)試階段，目標(biāo)是在2027年的SF2Z節(jié)點(diǎn)量產(chǎn)推出。

從架構(gòu)上看，英特爾PowerVia的設(shè)計(jì)更加強(qiáng)調(diào)模塊化集成，采用網(wǎng)格化的nano-TSV陣列將晶圓背面的供電網(wǎng)絡(luò)與晶體管VDD/GND連接，但TSV密度相對(duì)保守，約每平方微米上百個(gè)，以平衡加工復(fù)雜性和熱應(yīng)力。

相對(duì)來看，臺(tái)積電SPR更重視密度，每個(gè)晶體管的VDD/GND終端均通過獨(dú)立nano-TSV直接接入背面，TVS間距縮短至亞10nm級(jí)別，支持更高密度的布線。但高密度帶來的是對(duì)準(zhǔn)精度要求更高，臺(tái)積電SPR依賴EUV多重曝光保障精度，成本也更高。

三星背面供電技術(shù)類似英特爾PowerVia，但更重視可靠性，通過可動(dòng)態(tài)調(diào)整的TVS寬度，緩解了晶圓背面加工中可能出現(xiàn)的翹曲現(xiàn)象。不過TVS密度相對(duì)SPR更低，略高于PowerVia。


小結(jié)：

隨著各家背面供電技術(shù)在2026年開始全面量產(chǎn)，作為半導(dǎo)體行業(yè)邁向2nm節(jié)點(diǎn)的關(guān)鍵技術(shù)之一，這將會(huì)驅(qū)動(dòng)AI算力以及移動(dòng)設(shè)備性能的新一輪提升，為AI應(yīng)用拓展帶來高算力、低能耗底層支撐。預(yù)計(jì)到到2030年，背面供電將占據(jù)先進(jìn)節(jié)點(diǎn)產(chǎn)量的50%以上，而未來0.2nm工藝節(jié)點(diǎn)同樣還需要背面供電技術(shù)，以突破功耗墻維持摩爾定律的演進(jìn)。