全球半導(dǎo)體產(chǎn)業(yè)正從曠日持久的競(jìng)速賽，轉(zhuǎn)向以創(chuàng)新為核心的全新范式。在這場(chǎng)革命中，Chiplet（小芯片）技術(shù)來(lái)到了聚光燈下，它主張將復(fù)雜系統(tǒng)分解為模塊化的小芯片，通過(guò)先進(jìn)封裝技術(shù)進(jìn)行異構(gòu)集成，從而開(kāi)辟了一條通往更高性能密度的路徑。

隨著設(shè)計(jì)復(fù)雜度指數(shù)級(jí)增長(zhǎng)，Chiplet技術(shù)要求EDA軟件、IP供應(yīng)商、晶圓廠和封裝廠之間達(dá)成深度協(xié)同。因此，Chiplet技術(shù)的興起，本質(zhì)上是一場(chǎng)圍繞“系統(tǒng)級(jí)最優(yōu)化”的生態(tài)革新。在此背景下，作為芯片設(shè)計(jì)的基石，EDA軟件的角色與能力亟需進(jìn)化。產(chǎn)業(yè)界需要的不僅僅只是單點(diǎn)工具創(chuàng)新，而是能夠應(yīng)對(duì)系統(tǒng)性難題的整體解決方案。

系統(tǒng)級(jí)協(xié)同

穿越迷霧的“指南針”

傳統(tǒng)設(shè)計(jì)流程遵循“先芯片、后封裝、再板級(jí)”的線性思維，難以在早期進(jìn)行跨領(lǐng)域權(quán)衡。一個(gè)在芯片層面看似完美的決策，很可能在封裝或系統(tǒng)層面引發(fā)難以預(yù)計(jì)的后果。唯有突破這種藩籬，才能從全局高度真正釋放Chiplet的潛力。

西門(mén)子EDA IC 封裝產(chǎn)品客戶技術(shù)經(jīng)理王志宏：“面對(duì)復(fù)雜交織的系統(tǒng)級(jí)難題，任何單點(diǎn)工具的優(yōu)化都顯得杯水車(chē)薪。西門(mén)子EDA的整個(gè)設(shè)計(jì)流程基于系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）的理念，貫穿整個(gè)3D IC的設(shè)計(jì)、驗(yàn)證和制造全流程，追求系統(tǒng)層面的整體優(yōu)化?！?/p>

西門(mén)子EDA為Chiplet設(shè)計(jì)提供從架構(gòu)規(guī)劃到簽核驗(yàn)證的全流程方案：

系統(tǒng)架構(gòu)設(shè)計(jì)環(huán)節(jié)

Innovator3D IC Integrator（i3DI）可以構(gòu)建含小芯片、中介層、基板及PCB的3D數(shù)字孿生，支持早期架構(gòu)探索與預(yù)仿真評(píng)估。

邏輯驗(yàn)證環(huán)節(jié)

Veloce CS融合硬件仿真加速、企業(yè)原型與軟件原型，在開(kāi)發(fā)初期快速迭代。

物理設(shè)計(jì)環(huán)節(jié)

芯片層用Aprisa/Tanner布局布線，系統(tǒng)層有PCB layout和Innovator3D IC Layout（i3DL），其中i3DL能夠高效處理2.5D/3D結(jié)構(gòu)中復(fù)雜的中介層和基板設(shè)計(jì)。

物理驗(yàn)證環(huán)節(jié)

Calibre平臺(tái)把單芯片“黃金”DRC/LVS標(biāo)準(zhǔn)延伸至多芯片與3D堆疊。

物理測(cè)試環(huán)節(jié)

Tessent平臺(tái)覆蓋多芯片及3D結(jié)構(gòu)，提供全面測(cè)試方案，保障系統(tǒng)可靠性。

值得一提的是，針對(duì)2.5D/3D IC設(shè)計(jì)中的電-熱-力多物理場(chǎng)耦合挑戰(zhàn)，西門(mén)子EDA提供了一套完整的閉環(huán)分析解決方案。該方案覆蓋信號(hào)與電源完整性、熱分析和機(jī)械應(yīng)力分析三大關(guān)鍵環(huán)節(jié)：

信號(hào)與電源完整性

通過(guò)芯片級(jí)工具Calibre mPower與系統(tǒng)級(jí)工具HyperLynx SI/PI進(jìn)行電學(xué)驗(yàn)證。

熱分析

利用Calibre 3DThermal實(shí)現(xiàn)全流程自動(dòng)化建模，執(zhí)行高效率、高精度的熱分析。

機(jī)械應(yīng)力分析

并借助Calibre 3DStress對(duì)熱-機(jī)械應(yīng)力及翹曲進(jìn)行晶體管級(jí)精確分析

這一流程能夠有效模擬“功耗生熱、熱致形變、應(yīng)力影響電性”的復(fù)雜相互作用，幫助設(shè)計(jì)者在統(tǒng)一環(huán)境中進(jìn)行協(xié)同優(yōu)化，從而確保系統(tǒng)在性能與可靠性方面同時(shí)滿足嚴(yán)苛要求。

通過(guò)STCO理念與全流程工具支撐，西門(mén)子EDA為行業(yè)提供了穿越Chiplet迷霧的“指南針”，不僅指引設(shè)計(jì)者從容應(yīng)對(duì)局部挑戰(zhàn)，更帶領(lǐng)他們走向系統(tǒng)級(jí)高效能的廣闊前景。

協(xié)同制造端

賦能 Chiplet 演進(jìn)

先進(jìn)封裝技術(shù)是Chiplet從概念走向現(xiàn)實(shí)的鑰匙，封裝工藝的每一次迭代，都直接推動(dòng)Chiplet架構(gòu)向更高效、更復(fù)雜、更經(jīng)濟(jì)的方向演進(jìn)。在這一過(guò)程中，EDA工具能否提前響應(yīng)制造端的需求尤為關(guān)鍵。

西門(mén)子EDA IC 封裝產(chǎn)品客戶技術(shù)經(jīng)理王志宏：“西門(mén)子EDA深刻理解工具的先進(jìn)性必須建立在與制造端的高度協(xié)同基礎(chǔ)之上。因此，在工具正式發(fā)布之前，我們就已與晶圓廠和封測(cè)廠展開(kāi)深度合作，確保交付至芯片設(shè)計(jì)公司手中的工具鏈?zhǔn)桥c目標(biāo)制造工藝同步就緒的成熟解決方案?！?/p>

作為臺(tái)積電（TSMC）3D Fabric聯(lián)盟創(chuàng)始成員，西門(mén)子EDA直接參與制定相關(guān)設(shè)計(jì)流程與標(biāo)準(zhǔn)，工具鏈適配TSMC先進(jìn)封裝工藝。此外，西門(mén)子EDA支持臺(tái)積電提出的3Dblox開(kāi)放標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)能夠統(tǒng)一描述Die-to-Package全層級(jí)設(shè)計(jì)行為與規(guī)格，相關(guān)工具鏈已獲官方認(rèn)證。

在具體合作中，西門(mén)子為臺(tái)積電3D Fabric技術(shù)提供經(jīng)認(rèn)證的自動(dòng)化設(shè)計(jì)流程，即基于西門(mén)子先進(jìn)的封裝集成解決方案，提供經(jīng)過(guò)認(rèn)證的臺(tái)積電 InFO封裝技術(shù)自動(dòng)化工作流程。該自動(dòng)化設(shè)計(jì)流程由Innovator 3D IC Integrator的異構(gòu)集成座艙功能提供支持，包括 Innovator3D IC Layout（i3DL）（該軟件原名為Xpedition Package Designer，于2025年10月正式更名）、HyperLynx DRC 和 Calibre nmDRC軟件這些在半導(dǎo)體封裝設(shè)計(jì)領(lǐng)域的前沿技術(shù)，能夠?yàn)榭蛻籼峁┒鄻踊脑O(shè)計(jì)途徑，有效應(yīng)對(duì)設(shè)計(jì)過(guò)程中持續(xù)上升的時(shí)間壓力和設(shè)計(jì)復(fù)雜度。

除了與臺(tái)積電的合作，西門(mén)子EDA還與日月光（ASE）協(xié)作完成封裝設(shè)計(jì)套件（ADK）的開(kāi)發(fā)，幫助客戶進(jìn)行日月光扇出型封裝和2.5D中介層線路MEOL的設(shè)計(jì)。通過(guò)采用西門(mén)子EDA Xpedition基板集成軟件和Calibre 3DSTACK技術(shù)，并整合日月光設(shè)計(jì)流程（SiP-id）這一共同開(kāi)發(fā)流程，可以減少2.5D/3D IC和FOCoS的封裝規(guī)劃和驗(yàn)證周期，在每一次設(shè)計(jì)周期中大約可以減少30%到50%的設(shè)計(jì)開(kāi)發(fā)時(shí)間。

多維并舉

助推 Chiplet 生態(tài)

除了系統(tǒng)級(jí)協(xié)同、制造端賦能外，西門(mén)子EDA更是多維并舉，深度參與并推動(dòng)Chiplet生態(tài)體系的構(gòu)建。公司不僅是技術(shù)的提供者，更致力于成為產(chǎn)業(yè)互聯(lián)的關(guān)鍵節(jié)點(diǎn)，從標(biāo)準(zhǔn)制定、產(chǎn)業(yè)聯(lián)動(dòng)到學(xué)術(shù)共研，全面夯實(shí)Chiplet從設(shè)計(jì)到制造的技術(shù)基礎(chǔ)。

西門(mén)子EDA積極參與開(kāi)放計(jì)算項(xiàng)目（Open Compute Project，OCP）所推動(dòng)的Chiplet行業(yè)標(biāo)準(zhǔn)制定工作。依托OCP的開(kāi)放式合作機(jī)制，產(chǎn)業(yè)鏈上下游企業(yè)共同參與到標(biāo)準(zhǔn)建設(shè)中。作為EDA領(lǐng)域的代表，西門(mén)子EDA深入?yún)⑴c了Chiplet應(yīng)用中所涉及的關(guān)鍵工具與相關(guān)規(guī)范的標(biāo)準(zhǔn)建立，從源頭上推動(dòng)產(chǎn)業(yè)實(shí)現(xiàn)高效、有序的發(fā)展。

為確保其工具鏈能夠精準(zhǔn)響應(yīng)快速迭代的制造工藝，西門(mén)子EDA構(gòu)建了常態(tài)化的產(chǎn)業(yè)協(xié)同機(jī)制。

西門(mén)子EDA IC 封裝產(chǎn)品客戶技術(shù)經(jīng)理王志宏：“在客戶端，西門(mén)子EDA產(chǎn)品團(tuán)隊(duì)與全球領(lǐng)先的IC設(shè)計(jì)公司保持著定期的深度技術(shù)交流，能夠深入洞察未來(lái)工具的功能需求，確保解決方案緊貼一線設(shè)計(jì)痛點(diǎn)。在制造端，我們與全球主要晶圓廠和封測(cè)廠建立了緊密的技術(shù)合作渠道，提前了解制造工藝在量產(chǎn)前需要準(zhǔn)備的關(guān)鍵要素，并據(jù)此在產(chǎn)品發(fā)展上進(jìn)行前瞻布局?！?/p>

此外，面對(duì)Chiplet技術(shù)帶來(lái)的長(zhǎng)遠(yuǎn)挑戰(zhàn)，西門(mén)子EDA高度重視與學(xué)術(shù)界和研究機(jī)構(gòu)的合作。公司通過(guò)直接合作或授權(quán)代理商模式，與全球多所知名大學(xué)及科研機(jī)構(gòu)建立了定期合作機(jī)制，開(kāi)展工具協(xié)作與技術(shù)研討，掌握未來(lái)技術(shù)發(fā)展趨勢(shì)，從而確保自身工具能夠應(yīng)對(duì)未來(lái)挑戰(zhàn)。

在Chiplet技術(shù)浪潮重塑半導(dǎo)體產(chǎn)業(yè)格局的關(guān)鍵時(shí)期，西門(mén)子EDA通過(guò)系統(tǒng)級(jí)協(xié)同、制造端賦能與生態(tài)化共建的多維戰(zhàn)略，為這項(xiàng)復(fù)雜技術(shù)的商業(yè)化落地提供了堅(jiān)實(shí)支撐。這不僅體現(xiàn)了其作為行業(yè)先行者的遠(yuǎn)見(jiàn)，更旨在系統(tǒng)性地確保其工具鏈在Chiplet技術(shù)進(jìn)入大規(guī)模應(yīng)用階段時(shí)，助力全球半導(dǎo)體產(chǎn)業(yè)高效邁入異質(zhì)集成的嶄新階段。