文章來源：學(xué)習(xí)那些事

原文作者：小陳婆婆

多項目圓片(MPW)與多層光掩模(MLR)顯著降低了掩模費用，而無掩模光刻技術(shù)如電子束與激光直寫，在提升分辨率與產(chǎn)能的同時推動原型驗證更經(jīng)濟高效。刻蝕工藝則向原子級精度發(fā)展，支撐先進(jìn)制程與三維集成，共同助力集成電路研發(fā)與應(yīng)用降本提速。

掩模成本降低

在半導(dǎo)體制造的小批量生產(chǎn)場景中，降低掩模成本的技術(shù)創(chuàng)新持續(xù)推動原型驗證與教學(xué)應(yīng)用的成本優(yōu)化。

多項目圓片(MPW)通過將多個設(shè)計集成于同一組掩模，顯著分?jǐn)偭藛未瘟髌难谀３杀?，成為學(xué)術(shù)機構(gòu)與初創(chuàng)企業(yè)驗證創(chuàng)新設(shè)計的首選路徑。而多層光掩模板(MLR)則通過組合同一產(chǎn)品的多層掩模，減少實際掩模數(shù)量，在保持設(shè)計獨立性的同時降低物理掩模的制造與存儲成本，尤其適用于工藝開發(fā)階段的快速迭代需求。

直寫技術(shù)作為無掩模光刻(MLL)的核心載體，正通過電子束與激光束系統(tǒng)的協(xié)同進(jìn)化突破生產(chǎn)率瓶頸。電子束直寫憑借5nm以下的高分辨率，在關(guān)鍵層修復(fù)、小批量樣品制造中展現(xiàn)不可替代性，而多電子束陣列技術(shù)的引入，通過并行寫入大幅提升吞吐量，逐步縮小與傳統(tǒng)光刻的效率差距。激光束直寫則憑借無需真空環(huán)境、設(shè)備成本低廉的優(yōu)勢，在非關(guān)鍵層圖案化中快速滲透，其通過動態(tài)聚焦與智能路徑規(guī)劃算法，實現(xiàn)亞微米級線條的精準(zhǔn)控制，同時結(jié)合導(dǎo)電層沉積技術(shù)，有效抑制電子充電效應(yīng)，保障圖形轉(zhuǎn)移的保真度。

無掩模光刻的商業(yè)化進(jìn)程在2026年迎來新突破：日本NuFlare推出多電子束直寫系統(tǒng)，通過32束并行寫入實現(xiàn)每小時10片晶圓的產(chǎn)能，良率提升至95%，設(shè)備單價控制在2000萬美元以內(nèi)，較傳統(tǒng)光刻機更具成本優(yōu)勢。中國在激光直寫領(lǐng)域加速追趕，中科院蘇州納米所研發(fā)的激光直寫設(shè)備實現(xiàn)8nm線寬，通過智能曝光算法優(yōu)化，生產(chǎn)率提升30%，已應(yīng)用于MEMS傳感器與先進(jìn)封裝基板的制造。此外，無掩模光刻在缺陷控制方面取得進(jìn)展，通過實時監(jiān)測與閉環(huán)反饋系統(tǒng)，將顆粒污染率降低至0.1%，滿足大批量生產(chǎn)的質(zhì)量要求。

這些技術(shù)不僅降低了小批量生產(chǎn)的門檻，更通過設(shè)計制造協(xié)同(DFM)工具的深度融合，實現(xiàn)從設(shè)計到制造的全流程優(yōu)化。例如，光刻友好設(shè)計通過規(guī)則化版圖、固定多晶節(jié)距，降低直寫過程中的圖形復(fù)雜度，提升生產(chǎn)效率;而EDA平臺集成直寫路徑規(guī)劃與缺陷預(yù)測功能，實現(xiàn)從設(shè)計到制造的無縫銜接。

刻蝕工藝

刻蝕工藝作為半導(dǎo)體制造中圖形轉(zhuǎn)移的關(guān)鍵環(huán)節(jié)，其核心在于實現(xiàn)高精度、高選擇性的各向異性刻蝕，以滿足先進(jìn)制程對線寬控制、側(cè)壁垂直度及材料選擇性的嚴(yán)苛要求。

濕法刻蝕雖工藝成熟、成本低廉，但受限于各向同性特性，在亞微米節(jié)點下易引發(fā)“鉆蝕”問題，導(dǎo)致圖形失真，故逐漸被干法刻蝕替代。

干法刻蝕通過等離子體或離子束實現(xiàn)物理與化學(xué)過程的協(xié)同，其中反應(yīng)離子刻蝕(RIE)憑借電場加速的活性離子與表面原子反應(yīng)生成揮發(fā)性產(chǎn)物，在實現(xiàn)高各向異性的同時，通過調(diào)整氣體成分(如CHF?等碳質(zhì)襯底)優(yōu)化選擇性，減少對下層材料的損傷。高密度等離子(HDP)技術(shù)通過感應(yīng)耦合等離子體源提升等離子密度與電離度，在低壓環(huán)境下實現(xiàn)高深寬比結(jié)構(gòu)的精確刻蝕，廣泛應(yīng)用于淺溝槽隔離(STI)、接觸孔形成等關(guān)鍵步驟。

隨著制程節(jié)點推進(jìn)，刻蝕技術(shù)持續(xù)演進(jìn)。原子層刻蝕(ALE)通過循環(huán)交替的表面修飾與刻蝕步驟，實現(xiàn)單原子層級別的精度控制，有效降低側(cè)壁粗糙度與等離子損傷，成為3nm以下節(jié)點的重要技術(shù)方向。深硅刻蝕(DSE)則通過博世工藝(交替沉積鈍化層與刻蝕)實現(xiàn)高深寬比硅通孔(TSV)的垂直側(cè)壁，支撐三維集成與先進(jìn)封裝需求。此外，針對新型材料(如高k介質(zhì)、金屬柵)的刻蝕挑戰(zhàn)，業(yè)界開發(fā)了專用氣體配方與工藝窗口，如采用含氟氣體與氫氣的混合氣體提升對高k材料的選擇性，同時通過實時終點檢測與閉環(huán)控制確保工藝一致性。

天線效應(yīng)與等離子損傷問題在先進(jìn)制程中尤為突出，工業(yè)界通過天線設(shè)計規(guī)則限制導(dǎo)電區(qū)域與柵氧面積的比值，并引入保護(hù)二極管、虛擬接地等措施降低電荷積累風(fēng)險。例如，在邏輯門輸入端并聯(lián)保護(hù)二極管可有效泄放等離子誘導(dǎo)的電荷，避免柵氧擊穿。同時，工藝優(yōu)化如低壓刻蝕、脈沖等離子體技術(shù)等進(jìn)一步減少電荷積累與材料損傷，提升器件可靠性。

當(dāng)前，刻蝕技術(shù)正與先進(jìn)光刻、薄膜沉積等工藝深度協(xié)同，推動集成電路向三維集成、異構(gòu)集成演進(jìn)。例如，在3D NAND閃存中，深硅刻蝕與原子層沉積(ALD)的組合實現(xiàn)多層堆疊結(jié)構(gòu)的高精度制造;在先進(jìn)封裝中，刻蝕工藝支撐硅中介層、混合鍵合等技術(shù)的實現(xiàn)，提升系統(tǒng)性能與集成度。隨著新材料、新工藝的不斷涌現(xiàn)，刻蝕技術(shù)將持續(xù)突破物理極限，支撐半導(dǎo)體產(chǎn)業(yè)向更小節(jié)點、更高性能方向發(fā)展，延續(xù)摩爾定律的生命力。