深入解析 CDCE949-Q1：可編程 4-PLL VCXO 時(shí)鐘合成器

在電子設(shè)計(jì)領(lǐng)域，時(shí)鐘合成器是確保系統(tǒng)穩(wěn)定運(yùn)行的關(guān)鍵組件。今天我們來深入剖析 Texas Instruments（TI）推出的 CDCE949-Q1 可編程 4-PLL VCXO 時(shí)鐘合成器，它具備諸多特性，能滿足多種應(yīng)用需求。

文件下載：cdce949-q1.pdf

一、CDCE949-Q1 概述

CDCE949-Q1 屬于可編程時(shí)鐘發(fā)生器家族，專為汽車應(yīng)用而設(shè)計(jì)。它是一款模塊化、基于 PLL 的低成本、高性能可編程時(shí)鐘合成器、乘法器和除法器，能從單個(gè)輸入頻率生成多達(dá) 9 個(gè)輸出時(shí)鐘。每個(gè)輸出都能在系統(tǒng)內(nèi)編程，實(shí)現(xiàn)最高達(dá) 230MHz 的任意時(shí)鐘頻率，這得益于其四個(gè)獨(dú)立可配置的 PLL。

1.1 產(chǎn)品特性亮點(diǎn)

• 多 PLL 與多輸出：家族成員各有特點(diǎn)，如 CDCE913/CDCEL913 有 1 個(gè) PLL、3 個(gè)輸出；CDCE925/CDCEL925 有 2 個(gè) PLL、5 個(gè)輸出；而 CDCE949-Q1 則擁有 4 個(gè) PLL 和 9 個(gè)輸出，在時(shí)鐘生成方面更具靈活性。
• 可編程性：支持系統(tǒng)內(nèi)編程和 EEPROM 存儲，可通過串行可編程易失寄存器進(jìn)行設(shè)置，非易失性 EEPROM 能存儲用戶配置，方便在不同應(yīng)用場景下快速切換。
• 靈活的時(shí)鐘驅(qū)動(dòng)與輸出：具備三個(gè)用戶可定義的控制輸入（S0/S1/S2），能實(shí)現(xiàn)諸如 SSC 選擇、頻率切換、輸出使能或斷電等功能。輸出支持 1.8V、2.5V 和 3.3V 的 LVCMOS 信號，還能生成高精度時(shí)鐘，適用于視頻、音頻、USB、IEEE1394、RFID 等多種領(lǐng)域，以及常見的 TI DaVinci?、OMAP?、DSPs、BlueTooth?、WLAN、Ethernet 和 GPS 等應(yīng)用。
• 低噪聲與高精度：低噪聲 PLL 核心集成了 PLL 環(huán)路濾波器組件，周期抖動(dòng)極低（典型值為 60ps），確保輸出時(shí)鐘的穩(wěn)定性和準(zhǔn)確性。
• 寬工作范圍：工作溫度范圍為 -40°C 至 125°C，能適應(yīng)不同的惡劣環(huán)境；采用 TSSOP 封裝，便于 PCB 設(shè)計(jì)和焊接。

1.2 典型應(yīng)用場景

CDCE949-Q1 適用于多種設(shè)備，如機(jī)頂盒（STBs）、高清電視（HDTVs）、打印機(jī)、DVD 播放器和 DVD 刻錄機(jī)等。以 DVD 播放器為例，它需要精確的時(shí)鐘信號來確保音視頻的同步播放，CDCE949-Q1 的高精度時(shí)鐘輸出就能滿足這一需求。

二、技術(shù)細(xì)節(jié)剖析

2.1 引腳功能

CDCE949-Q1 采用 24 引腳的 TSSOP 封裝，各引腳功能明確：

• 電源引腳：VDD 為 1.8V 設(shè)備電源，VDDOUT 為輸出提供 3.3V 或 2.5V 電源。
• 輸入引腳：Xin/CLK 可選擇接收外部晶體振蕩器輸入或 LVCMOS 時(shí)鐘信號；S0、SCL/S2、SDA/S1 等為用戶可編程控制輸入或串行通信接口。
• 輸出引腳：Y1 - Y9 為 LVCMOS 輸出，可根據(jù)需要輸出不同頻率的時(shí)鐘信號。
• 其他引腳：VCtrl 用于 VCXO 控制電壓；GND 為接地引腳；Xout 為晶體振蕩器輸出。

2.2 電氣特性

2.2.1 電壓與電流參數(shù)

• 供電電壓：VDD 的供電范圍為 1.7V - 1.9V，VDD(OUT) 的輸出供電電壓范圍為 2.3V - 3.6V。在不同的輸出電壓和負(fù)載條件下，電流消耗也有所不同。例如，當(dāng)所有輸出關(guān)閉，fCLK = 27MHz 且所有 PLL 開啟時(shí)，IDD 典型值為 38mA；當(dāng)無負(fù)載且所有輸出開啟，fout = 27MHz，VDDOUT = 3.3V 時(shí)，IDD(OUT) 典型值為 4mA。
• 輸入輸出電壓與電流：輸入電壓范圍和輸出電壓范圍均有明確規(guī)定，在滿足這些條件下，輸入電流和輸出電流也有相應(yīng)的限制，以確保設(shè)備的正常工作。例如，LVCMOS 輸入電流在 VDD = 1.9V 時(shí)，VI = 0V 或 VDD 的情況下，典型值為 ±5μA。

2.2.2 頻率與時(shí)序特性

• VCO 頻率范圍：PLL 的 VCO 頻率范圍為 80MHz - 230MHz，能滿足不同應(yīng)用對時(shí)鐘頻率的要求。
• 時(shí)鐘輸入要求：LVCMOS 時(shí)鐘輸入頻率在 PLL 旁路模式下為 0 - 160MHz，在 PLL 模式下為 8 - 160MHz，同時(shí)對時(shí)鐘信號的上升和下降時(shí)間、占空比等都有一定要求。
• SDA/SCL 時(shí)序要求：支持標(biāo)準(zhǔn)模式（最高 100kHz）和快速模式（最高 400kHz）的串行通信，對 START 時(shí)間、SCL 脈沖持續(xù)時(shí)間、SDA 保持時(shí)間等時(shí)序參數(shù)都有明確規(guī)定。

2.3 功能模塊詳解

2.3.1 控制終端配置

CDCE949-Q1 有三個(gè)用戶可定義的控制終端（S0、S1 和 S2），能進(jìn)行多種功能選擇。用戶可預(yù)定義多達(dá) 8 種不同的控制設(shè)置，包括 SSC 選擇（中心擴(kuò)展或向下擴(kuò)展）、頻率選擇（在兩個(gè)用戶定義頻率之間切換）和輸出狀態(tài)選擇（輸出配置和斷電控制）。在默認(rèn)配置中，S1/SDA 和 S2/SCL 為串行接口引腳，通過設(shè)置 EEPROM 可將其編程為控制引腳；而 S0 僅作為控制引腳使用。

2.3.2 默認(rèn)設(shè)備設(shè)置

設(shè)備內(nèi)部 EEPROM 有預(yù)配置，默認(rèn)情況下輸入頻率直接傳遞到輸出。在設(shè)備上電或經(jīng)歷掉電/上電序列后，會使用默認(rèn)設(shè)置，直到用戶通過串行 SDA/SCL 接口重新編程 EEPROM。

2.3.3 SDA/SCL 串行接口

該接口使 CDCE949-Q1 能作為目標(biāo)設(shè)備在 2 線串行 SDA/SCL 總線上工作，兼容流行的 SMBus 或 I2C? 規(guī)范，支持標(biāo)準(zhǔn)模式和快速模式傳輸以及 7 位尋址。

2.3.4 數(shù)據(jù)協(xié)議

支持字節(jié)讀寫和塊讀寫操作。字節(jié)讀寫操作可讓系統(tǒng)控制器單獨(dú)訪問尋址字節(jié)；塊讀寫操作則按順序從低到高字節(jié)訪問，能在傳輸任意完整字節(jié)后停止。在進(jìn)行 EEPROM 寫操作時(shí)，需注意相關(guān)的操作步驟和時(shí)序要求。

2.3.5 PLL 乘法器/除法器定義

在給定輸入頻率 (f{IN}) 下，輸出頻率 (f{OUT}) 可通過公式 (f{OUT}=frac{f{IN}}{Pdiv} × frac{N}{M}) 計(jì)算，其中 M 取值為 1 - 511，N 取值為 1 - 4095，Pdiv 取值為 1 - 127。目標(biāo) VCO 頻率 (f{VCO}) 可通過公式 (f{VCO}=f_{IN} × frac{N}{M}) 計(jì)算。PLL 內(nèi)部作為分?jǐn)?shù)除法器工作，需要特定的乘法器/除法器設(shè)置。使用 TI ClockPro 軟件可自動(dòng)計(jì)算這些值，方便快捷。

三、應(yīng)用設(shè)計(jì)要點(diǎn)

3.1 典型應(yīng)用示例

以千兆以太網(wǎng)交換機(jī)應(yīng)用為例，CDCE949-Q1 可用于替代晶體和晶體振蕩器。通過合理配置，可實(shí)現(xiàn)不同頻率的時(shí)鐘輸出，滿足各個(gè)組件的需求。例如，為 FPGA、USB 控制器等提供準(zhǔn)確的時(shí)鐘信號。

3.2 具體設(shè)計(jì)流程

3.2.1 擴(kuò)頻時(shí)鐘（SSC）

SSC 是一種將發(fā)射能量擴(kuò)展到更寬帶寬的方法，能降低時(shí)鐘分配網(wǎng)絡(luò)的發(fā)射水平，從而減少電磁干擾（EMI）。在設(shè)計(jì)時(shí)，需要考慮調(diào)制量、調(diào)制頻率和調(diào)制形狀等參數(shù)，CDCE949-Q1 支持多種控制參數(shù)的調(diào)整。

3.2.2 PLL 頻率規(guī)劃

根據(jù)應(yīng)用需求，利用前面提到的公式計(jì)算輸出頻率和目標(biāo) VCO 頻率。在選擇 M、N 和 Pdiv 的值時(shí)，要確保滿足頻率范圍和其他參數(shù)的要求，同時(shí)可以借助 TI ClockPro 軟件進(jìn)行自動(dòng)計(jì)算和優(yōu)化。

3.2.3 晶體振蕩器啟動(dòng)

當(dāng) CDCE949-Q1 作為晶體緩沖器使用時(shí)，晶體振蕩器的啟動(dòng)時(shí)間通常比內(nèi)部 PLL 鎖定時(shí)間長。一般來說，對于 27MHz 晶體輸入和 8pF 負(fù)載，晶體啟動(dòng)時(shí)間約為 250μs，而 PLL 鎖定時(shí)間約為 10μs。因此，在設(shè)計(jì)中需要考慮這個(gè)時(shí)間差對系統(tǒng)啟動(dòng)的影響。

3.2.4 頻率調(diào)整

可通過 VCXO 控制輸入 Vctrl 對頻率進(jìn)行調(diào)整。如果使用 PWM 調(diào)制信號作為 VCXO 的控制信號，則需要一個(gè)外部濾波器來確保信號的穩(wěn)定性。

3.2.5 未使用的輸入輸出處理

若不需要 VCXO 拉動(dòng)功能，Vctrl 應(yīng)浮空；所有其他未使用的輸入應(yīng)接地；未使用的輸出應(yīng)浮空。如果某個(gè)輸出塊不使用，建議禁用該輸出塊，但仍需為第二個(gè)輸出塊提供電源。

3.2.6 模式切換

在從 XO 模式切換到 VCXO 模式時(shí)，需要注意內(nèi)部電容器的不同要求。為使輸出頻率達(dá)到 0ppm，可按照特定步驟操作：在 XO 模式下，將 Vctrl 設(shè)置為 Vdd / 2；然后切換到 VCXO 模式；最后編程內(nèi)部電容器以實(shí)現(xiàn) 0ppm 輸出。

3.3 電源與布局建議

3.3.1 電源供應(yīng)

使用外部參考時(shí)鐘時(shí)，應(yīng)先驅(qū)動(dòng) Xin/CLK，再使 (V{DD}) 升壓，以避免輸出不穩(wěn)定。如果先施加 (V{DDOUT}) ，建議在 (V{DDOUT}) 升壓前將 (V{DD}) 拉至地。設(shè)備的電源啟動(dòng)控制與 1.8V 電源相連，在 1.8V 電源達(dá)到足夠電壓水平之前，整個(gè)設(shè)備將保持禁用狀態(tài)。

3.3.2 布局設(shè)計(jì)

當(dāng)作為晶體緩沖器使用時(shí)，晶體周圍的寄生參數(shù)會影響 VCXO 的拉動(dòng)范圍。因此，晶體應(yīng)盡可能靠近設(shè)備放置，并且確保從晶體端子到 XIN 和 XOUT 的布線長度相同。在晶體和布線區(qū)域下方，應(yīng)盡量避免有接地平面和電源平面，并避免布線其他信號線，以減少噪聲耦合。對于需要額外離散電容器來滿足負(fù)載電容規(guī)格的情況，應(yīng)將小電容器盡可能靠近設(shè)備并對稱放置在 XIN 和 XOUT 周圍。同時(shí)，合理放置電源旁路電容器，確保其與設(shè)備電源引腳的連接短而低阻抗。

四、總結(jié)與思考

CDCE949-Q1 可編程 4-PLL VCXO 時(shí)鐘合成器憑借其豐富的功能、高精度的時(shí)鐘輸出和靈活的配置選項(xiàng)，為電子工程師提供了一個(gè)強(qiáng)大的工具。在實(shí)際應(yīng)用中，我們需要根據(jù)具體需求合理選擇參數(shù)、優(yōu)化設(shè)計(jì)，同時(shí)注意電源和布局等方面的問題，以充分發(fā)揮其性能。

大家在使用 CDCE949-Q1 或其他類似時(shí)鐘合成器時(shí)，是否遇到過一些特殊的問題或挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗(yàn)和見解，讓我們一起探討和學(xué)習(xí)。