CDC7005：高性能時鐘合成器與抖動消除器

在電子工程師的日常工作中，時鐘合成器與抖動消除器是至關(guān)重要的元件，它們能夠為系統(tǒng)提供精準且穩(wěn)定的時鐘信號。今天要給大家介紹一款性能卓越的產(chǎn)品——德州儀器（Texas Instruments）的CDC7005，一款3.3 - V高性能時鐘合成器與抖動消除器。

文件下載：cdc7005.pdf

一、產(chǎn)品概述

CDC7005是一款高性能的時鐘同步器，具備低相位噪聲、低偏移等出色特性，能夠?qū)嚎鼐w振蕩器（VCXO）的頻率與參考時鐘同步。其可編程的預分頻器M和N為參考時鐘與VCXO的頻率比提供了高度的靈活性，計算公式為：$VCXO_IN / REF_IN =(NxP) / M$，VCXO_IN時鐘的工作頻率最高可達800 MHz。

該器件采用3.3 - V電源供電，擁有兩個時鐘輸入（VCXO_IN和REF_IN），能夠同步高達800 MHz的頻率，并支持五個差分LVPECL輸出，每個輸出頻率可通過x1、/2、/4、/8、/16進行選擇，且所有輸出均能保持同步。此外，它還集成了低噪聲運算放大器（OPA），可用于外部低通濾波器，能夠有效篩選抖動，具有低相位噪聲的特點。產(chǎn)品支持可編程延遲用于相位調(diào)整、預分頻器環(huán)路帶寬調(diào)整，并且可通過SPI控制進行分頻設(shè)置。在電源方面，當$V_{CC} < 1.5 V$時，上電控制會使LVPECL輸出處于三態(tài)。

CDC7005提供兩種封裝形式，分別是64 - 引腳的BGA（0.8 mm間距 - ZVA）或48 - 引腳的QFN（RGZ），適用于工業(yè)溫度范圍（–40°C至85°C）。

二、引腳功能與結(jié)構(gòu)

2.1 引腳分配

2.2 功能框圖

CDC7005的功能框圖展示了其內(nèi)部結(jié)構(gòu)和信號流向。它主要由PFD電荷泵、可編程分頻器、邏輯控制單元、LVPECL輸出模塊等部分組成。參考時鐘REF_IN和VCXO時鐘VCXO_IN經(jīng)過一系列處理后，通過LVPECL輸出端輸出同步的時鐘信號。OPA模塊用于外部低通濾波器，可有效減少抖動。

三、SPI控制接口

CDC7005的串行接口是一個簡單的SPI兼容接口，用于對器件的寄存器進行寫入操作。它由三根控制線（CTRL_CLK、CTRL_DATA和CTRL_LE）組成，共有四個32位寬的寄存器，可通過傳輸字的兩個最低有效位（bit 0和bit 1）進行尋址。每個傳輸?shù)淖直仨殲?2位，且從最高有效位（MSB）開始。

在初始化時，建議在電源上電且NPD變?yōu)楦唠娖胶?，立即對Word 0、Word 1、Word 2和Word 3進行編程。SPI傳輸通過CTRL_LE的下降沿啟動，當CTRL_LE為高電平時，數(shù)據(jù)無法傳輸；當CTRL_LE為低電平時，可進行數(shù)據(jù)寫入。數(shù)據(jù)需在CTRL_DATA上提供，并在CTRL_CLK的上升沿之前保持穩(wěn)定。傳輸結(jié)束于CTRL_LE的上升沿，此時新的字將異步傳輸?shù)絻?nèi)部寄存器。

四、寄存器功能

4.1 寄存器編程

CDC7005的四個32位寄存器（Word 0、Word 1、Word 2和Word 3）分別控制著器件的不同功能。例如，Word 0控制著參考分頻器M、PFD脈沖寬度、CP電流設(shè)置、輸出三態(tài)等功能；Word 1控制著VCXO分頻器N、MUX選擇、CP調(diào)節(jié)方向等功能。詳細的寄存器位功能可參考文檔中的表格。

4.2 編程示例

在實際應(yīng)用中，我們需要根據(jù)具體需求對寄存器進行編程。例如，如果需要設(shè)置參考分頻器M的值為128，可通過Word 0中的M0 - M9位進行設(shè)置。假設(shè)我們使用SPI接口進行編程，代碼示例如下（這里只是一個簡單的示意，實際代碼需根據(jù)具體的硬件平臺進行調(diào)整）：

// 假設(shè)SPI通信函數(shù)已經(jīng)實現(xiàn)
// 設(shè)置Word 0的M0 - M9位為對應(yīng)的值（128的二進制編碼為00000111111）
uint32_t word0_value = 0x000000FF; // 根據(jù)實際需求修改
// 發(fā)送Word 0到CDC7005
SPI_SendData(word0_value);

五、性能指標

5.1 電氣參數(shù)

CDC7005在電氣性能方面表現(xiàn)出色，在推薦的工作條件下，其電源電流ICC典型值為230 mA（$f{VCXO} = 245 MHz$，$f{REF_IN} = 30 MHz$，$V{CC} = 3.6 V$，$AV{CC} = 3.6 V$，$f{PFD} = 240 kHz$，$I{CP} = 2 mA$）。LVCMOS輸入電流在$V{I} = 0 V$或$V{CC}$時，典型值為±5 μA；LVPECL輸出的差分輸出電壓在10 ≤ $f_{OUT}$ ≤ 800 MHz時，典型值為500 mV。

5.2 噪聲性能

在噪聲方面，CDC7005在不同頻率下的相位噪聲表現(xiàn)良好。例如，在30.72 MHz參考時鐘下，10 Hz時的相位噪聲典型值為?77 dBc/Hz，100 Hz時為?95 dBc/Hz，1 kHz時為?118 dBc/Hz。在245.76 MHz VCXO時鐘下，相位噪聲也能滿足大多數(shù)應(yīng)用的需求。

5.3 時序要求

CDC7005對輸入信號的時序有一定要求。REF_IN時鐘頻率范圍為3.5 - 180 MHz，上升和下降時間在20% - 80% $V{CC}$時最大為4 ns，占空比為40% - 60%。VCXO_IN和VCXO_INB時鐘頻率范圍為10 - 800 MHz，在80 MHz - 800 MHz時，上升和下降時間在20% - 80% $V{INPP}$時最大為3 ns，占空比為40% - 60%。

六、應(yīng)用場景

6.1 高速ADC和DAC時鐘生成

CDC7005憑借其出色的相位噪聲性能，成為高速ADC和DAC的理想采樣時鐘發(fā)生器。特別是對于集成了插值濾波器的新型高速DAC，如DAC5686，CDC7005能夠提供滿足其要求的時鐘信號。在3G系統(tǒng)中，常見的高速DAC采樣率為245.76 MSPS，通過四倍插值，數(shù)字輸入所需的數(shù)據(jù)速率可降低至61.44 MSPS，這一數(shù)據(jù)速率可由數(shù)字端輕松支持。CDC7005能夠生成數(shù)據(jù)輸入時鐘和DAC時鐘，并保證兩個時鐘信號的邊緣相位在±500 ps內(nèi)對齊，確保數(shù)據(jù)正確鎖存。

6.2 其他應(yīng)用

除了高速ADC和DAC時鐘生成，CDC7005還可應(yīng)用于其他對時鐘信號要求較高的領(lǐng)域，如通信設(shè)備、測試儀器、數(shù)據(jù)采集系統(tǒng)等。其低相位噪聲和低偏移特性能夠為這些系統(tǒng)提供穩(wěn)定、精準的時鐘信號，提高系統(tǒng)的性能和可靠性。

七、總結(jié)

CDC7005是一款功能強大、性能卓越的時鐘合成器與抖動消除器，具有高度的靈活性和穩(wěn)定性。其豐富的功能和出色的性能使其在眾多領(lǐng)域都有廣泛的應(yīng)用前景。在實際設(shè)計中，電子工程師可以根據(jù)具體需求，合理配置寄存器，選擇合適的外部元件，以實現(xiàn)最佳的性能表現(xiàn)。同時，在使用過程中，要注意滿足其電氣參數(shù)和時序要求，確保器件的正常工作。大家在實際應(yīng)用中是否遇到過時鐘信號不穩(wěn)定的問題呢？CDC7005是否能為你解決這些問題？歡迎在評論區(qū)分享你的經(jīng)驗和見解。