本次合作有助于實(shí)現(xiàn)更快速、更高質(zhì)量的早期架構(gòu)探索與RTL開(kāi)發(fā)前優(yōu)化

加利福尼亞州圣何塞/圣克拉拉，2026年2月—— SmartDV與Mirabilis Design日前宣布達(dá)成戰(zhàn)略合作，推出SmartDV硅知識(shí)產(chǎn)權(quán)（IP）的系統(tǒng)級(jí)模型，助力系統(tǒng)級(jí)芯片（SoC）架構(gòu)師和系統(tǒng)設(shè)計(jì)師在寄存器傳輸級(jí)（Register Transfer Level，RTL）開(kāi)發(fā)啟動(dòng)前，就進(jìn)行精準(zhǔn)、高質(zhì)量的架構(gòu)探索與規(guī)格優(yōu)化工作。

本次合作將SmartDV經(jīng)量產(chǎn)驗(yàn)證的IP，與Mirabilis Design的VisualSim?系統(tǒng)級(jí)建模平臺(tái)相結(jié)合，為客戶提供可反映實(shí)際實(shí)現(xiàn)行為的經(jīng)全面驗(yàn)證的架構(gòu)模型。雙方將攜手解決行業(yè)核心需求：針對(duì)日益復(fù)雜的SoC和多芯片系統(tǒng)實(shí)現(xiàn)更早、更快且更可靠的架構(gòu)性決策。

實(shí)現(xiàn)更快速、更精準(zhǔn)的早期架構(gòu)探索

通過(guò)本次合作，SmartDV的IP可以以系統(tǒng)級(jí)模型的形式提供，其功耗和性能均參照SmartDV的RTL設(shè)計(jì)標(biāo)準(zhǔn)進(jìn)行了校驗(yàn)。

與傳統(tǒng)的純RTL評(píng)估不同，系統(tǒng)級(jí)建模支持工程師針對(duì)IP配置參數(shù)、SoC拓?fù)浣Y(jié)構(gòu)、流量模式及資源分配開(kāi)展快速試驗(yàn)，通過(guò)讓工程師洞悉各類(lèi)架構(gòu)選擇的內(nèi)在要素，從而以數(shù)量級(jí)的效率提升來(lái)加速設(shè)計(jì)。

“本次合作使我們的客戶能夠?qū)⒓軜?gòu)驗(yàn)證工作前移至設(shè)計(jì)流程的最初階段，”SmartDV首席執(zhí)行官兼董事總經(jīng)理Deepak Kumar Tala說(shuō)道?！暗靡嬗诓捎梦覀兊牧慨a(chǎn)級(jí)RTL設(shè)計(jì)來(lái)進(jìn)行模型的驗(yàn)證，設(shè)計(jì)師現(xiàn)在可使用這些模型來(lái)評(píng)估真實(shí)的系統(tǒng)級(jí)行為，進(jìn)而做出更優(yōu)決策，打造更高質(zhì)量的設(shè)計(jì)。”

“因?yàn)橄到y(tǒng)復(fù)雜度持續(xù)攀升，就需要在比以往任何時(shí)候都更早的階段開(kāi)展架構(gòu)決策的驗(yàn)證工作，”Mirabilis Design創(chuàng)始人Deepak Shankar說(shuō)道?！巴ㄟ^(guò)與SmartDV合作，我們正在助力客戶在設(shè)計(jì)實(shí)現(xiàn)啟動(dòng)前，就能精準(zhǔn)且自信地去探索、優(yōu)化并驗(yàn)證基于IP的架構(gòu)。”

在RTL開(kāi)發(fā)前就完成SmartDV IP的配置優(yōu)化

本次合作的一個(gè)核心優(yōu)勢(shì)在于，客戶可在RTL集成啟動(dòng)的很早之前，就在架構(gòu)層面完成SmartDV IP的配置優(yōu)化。架構(gòu)師能夠評(píng)估不同配置選擇對(duì)系統(tǒng)性能、功耗效率及可擴(kuò)展性的不同影響，并在決定進(jìn)入實(shí)施前最終鎖定經(jīng)過(guò)驗(yàn)證的規(guī)格。

這一早期優(yōu)化舉措提升了設(shè)計(jì)的可預(yù)測(cè)性，降低了后續(xù)開(kāi)發(fā)風(fēng)險(xiǎn)，并可確保SmartDV的IP能以最高性能去適配目標(biāo)應(yīng)用和系統(tǒng)約束并進(jìn)行部署。

首款產(chǎn)品：SmartDV CXL系統(tǒng)級(jí)模型

本次合作的首款落地產(chǎn)品是SmartDV CXL IP的系統(tǒng)級(jí)模型。

通過(guò)使用該模型，架構(gòu)師可將SmartDV的CXL IP集成至完整的SoC或多芯片架構(gòu)中，并開(kāi)展以下維度的評(píng)估：

·CXL拓?fù)浣Y(jié)構(gòu)和主端與設(shè)備（host–device）間的連接

·帶寬利用率與延遲表現(xiàn)

·內(nèi)存擴(kuò)展與一致性數(shù)據(jù)流

·與中央處理器（CPU）、圖形處理器（GPU）、神經(jīng)網(wǎng)絡(luò)處理器（NPU）、加速器及內(nèi)存子系統(tǒng)的交互

該CXL模型支持各類(lèi)架構(gòu)性試驗(yàn)，例如調(diào)優(yōu)緩存策略、仲裁機(jī)制、地址映射及流量分配，以最大幅度提升整體系統(tǒng)效率。更多詳情可訪問(wèn)：www.mirabilisdesign.com/component/smartdv

展望未來(lái)

SmartDV與Mirabilis Design均致力于為早期架構(gòu)探索打造可擴(kuò)展的、面向未來(lái)的解決方案。首批發(fā)布的模型聚焦CXL協(xié)議，后續(xù)將逐步擴(kuò)展到更多的SmartDV IP模塊，實(shí)現(xiàn)跨協(xié)議、跨應(yīng)用的覆蓋范圍。

SmartDV的系統(tǒng)級(jí)IP模型現(xiàn)已可作為VisualSim?平臺(tái)的組成部分并即刻可用，同時(shí)可集成至客戶定制化的SoC架構(gòu)及開(kāi)發(fā)流程中。

關(guān)于SmartDV

在SmartDV Technologies?，我們相信有更好的方法來(lái)應(yīng)對(duì)集成電路的半導(dǎo)體知識(shí)產(chǎn)權(quán)（IP）問(wèn)題。自2007年以來(lái)，我們一直專(zhuān)注于IP領(lǐng)域，因此，無(wú)論您是為下一代SoC、ASIC或FPGA尋找基于標(biāo)準(zhǔn)的設(shè)計(jì)IP，還是尋求驗(yàn)證解決方案（VIP）來(lái)測(cè)試您的芯片設(shè)計(jì)，您都會(huì)發(fā)現(xiàn)SmartDV的IP非常易于集成。通過(guò)將專(zhuān)有的SmartCompiler?技術(shù)與數(shù)百名專(zhuān)家工程師的知識(shí)相結(jié)合，SmartDV可以對(duì)IP進(jìn)行定制化以滿足您獨(dú)特的設(shè)計(jì)目標(biāo)：快速、經(jīng)濟(jì)、可靠。SmartDV允許我們打破行業(yè)中一刀切的IP模式，為您的芯片設(shè)計(jì)提供您想要的IP，專(zhuān)為您量身定制的規(guī)格：IP Your Way。

關(guān)于Mirabilis Design

Mirabilis Design是總部位于硅谷的一家電子設(shè)計(jì)自動(dòng)化（EDA）軟件開(kāi)發(fā)企業(yè)，專(zhuān)注于半導(dǎo)體、電子、網(wǎng)絡(luò)及軟件領(lǐng)域中的架構(gòu)探索。公司的解決方案立足于其在多領(lǐng)域的試驗(yàn)?zāi)芰拓S富的系統(tǒng)建模組件庫(kù)，可助力客戶開(kāi)展風(fēng)險(xiǎn)驗(yàn)證、規(guī)格優(yōu)化，以及與需求掛鉤的設(shè)計(jì)權(quán)衡。公司產(chǎn)品VisualSim?是一個(gè)系統(tǒng)級(jí)建模與仿真平臺(tái)，已被半導(dǎo)體、汽車(chē)、航空航天及人工智能基礎(chǔ)設(shè)施領(lǐng)域內(nèi)的企業(yè)廣泛采用，用于從功耗、性能和功能方面進(jìn)行架構(gòu)探索、驗(yàn)證與優(yōu)化。憑借與Cadence的OEM合作關(guān)系，以及與半導(dǎo)體供應(yīng)商之間的合作計(jì)劃，Mirabilis Design已打造了總數(shù)超過(guò)500種組件的產(chǎn)品組合，涵蓋處理器、存儲(chǔ)器、互連器件、接口、直接內(nèi)存訪問(wèn)（DMA）、網(wǎng)絡(luò)協(xié)議、軟件任務(wù)圖、射頻發(fā)射/接收模塊、天線、功率放大器及線纜等。