電子發(fā)燒友網(wǎng)報道（文/黃山明）近日，北京大學(xué)電子學(xué)院邱晨光-彭練矛團隊創(chuàng)造性制備了迄今尺寸最小、功耗最低的鐵電晶體管（FeFET），有望為AI芯片算力的能效提升提供核心器件的支撐。該突破成果以“Nanogate ferroelectric transistors with ultralow operation voltage of 0.6 V”為題，在線發(fā)表于Science子刊《科學(xué)·進展》。

破解“內(nèi)存墻”難題

在AI算力快速發(fā)展的當(dāng)下，卻面臨著一個難以突破的技術(shù)瓶頸，那就是在傳統(tǒng)的馮·諾依曼架構(gòu)中，處理器和內(nèi)存是分開的。數(shù)據(jù)需要不斷在內(nèi)存、Cache、處理器之間來回搬運，而每一次搬運都要走總線，經(jīng)過I/O、驅(qū)動電容，消耗了大量的時間和能量。

因此可以看到在業(yè)內(nèi)已經(jīng)有一個共識，數(shù)據(jù)移動的能量已經(jīng)遠(yuǎn)大于在運算器內(nèi)做一次計算的能量，而這種能耗往往會高上數(shù)倍甚至十幾倍不等。

到了AI時代，這個問題變得更加嚴(yán)重。神經(jīng)網(wǎng)絡(luò)推理/訓(xùn)練的核心運算就是大規(guī)模矩陣向量乘法（MAC），很多研究指出，這類操作在典型AI推理中占60-90%的計算量。這些運算需要反復(fù)訪問權(quán)重、激活值，導(dǎo)致絕大部分功耗花在從內(nèi)存讀數(shù)據(jù)、寫中間結(jié)果上，而不是算術(shù)本身。

對此，F(xiàn)ePIM的一篇報告中就顯示，在許多大數(shù)據(jù)或者AI應(yīng)用中，數(shù)據(jù)移動能耗可以超過總能耗的60%，甚至超過90%。

因此也催生出了存算一體的設(shè)計方案，就是將一部分計算直接搬到存儲器內(nèi)部或邊緣，讓權(quán)重、激活值盡量“就地”參與運算，而不是反復(fù)搬到CPU/GPU再搬回去。

其中，F(xiàn)eFET就是模擬存算一體里面非常受關(guān)注的方向。首先FeFET的鐵電極化方向可以長期保存，權(quán)重不用刷新，靜態(tài)功耗極低，斷電后權(quán)重還在，非常適合邊緣AI、物聯(lián)網(wǎng)場景；其次，通過控制鐵電極化程度，可以連續(xù)調(diào)節(jié)FeFET的閾值電壓，從而實現(xiàn)多比特權(quán)重，這對提高神經(jīng)網(wǎng)絡(luò)精度、壓縮模型規(guī)模非常重要；最后，HfO?基鐵電材料已經(jīng)可以集成在標(biāo)準(zhǔn)高k金屬柵工藝?yán)?，工業(yè)界接受度較高，簡單來說就是可以與CMOS兼容。

但這種材料卻一直面臨著幾個非常嚴(yán)重的短板，一個是鐵電材料需要通過極化翻轉(zhuǎn)，也就是改變分子電荷方向來存儲數(shù)據(jù)，但這需要克服材料的矯頑電場。但行業(yè)過去一直認(rèn)為，鐵電材料需要高電壓才能翻轉(zhuǎn)極化狀態(tài)。并且器件尺寸縮小后，電場減弱，需要更高電壓才能驅(qū)動，這導(dǎo)致低電壓與高矯頑電場不可兼得。

二是，按照傳統(tǒng)半導(dǎo)體scaling理論，器件尺寸越小，性能應(yīng)該越差。因此，當(dāng)FeFET縮小到納米級時，就會面臨短溝道效應(yīng)，以及鐵電層電場強度不足，漏電流增大，數(shù)據(jù)保持能力惡化的情況。

三是，如果要快速翻轉(zhuǎn)極化需要強電場，強電場需要高電壓，高電壓意味著高功耗。這三個問題形成了不可能三角，難以同時優(yōu)化，也導(dǎo)致了FeFET一直難以進入先進制程節(jié)點。

北京大學(xué)電子學(xué)院邱晨光-彭練矛團隊提出納米柵鐵電晶體管結(jié)構(gòu)和納米柵極電場增強機理，通過巧妙的物理設(shè)計逆轉(zhuǎn)了傳統(tǒng)困境，終于制造出了迄今尺寸最小、功耗最低的鐵電晶體管。

將存算一體的潛力再拔高一個數(shù)量級

根據(jù)該團隊發(fā)表的論文顯示，他們采用了納米柵鐵電晶體管結(jié)構(gòu)，將柵極尺寸縮小至1nm極限，并且利用納米柵的尖端電場匯聚效應(yīng)，類似于避雷針的原理，工作電壓降到0.6V，遠(yuǎn)低于傳統(tǒng)FeFET的寫電壓。以此在鐵電層中構(gòu)建高度局域化的強電場匯聚區(qū)，實現(xiàn)低電壓激發(fā)高強度電場，驅(qū)動極化翻轉(zhuǎn)。

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邏輯與存儲芯片的電壓演進與業(yè)界兼容的納米柵鐵電存儲結(jié)構(gòu)展望（圖源：北京大學(xué)電子學(xué)院）

邱晨光研究員表示，納米柵的設(shè)計就好像是對電場進行了“杠桿放大”，能夠以極低的電壓代價，驅(qū)動鐵電材料發(fā)生極化反轉(zhuǎn)。

此外，該團隊在國際上首次發(fā)現(xiàn)鐵電晶體管具有反常的尺寸微縮優(yōu)勢。當(dāng)物理柵長微縮至1納米極限時，溝道電場發(fā)生顯著匯聚與增強，極小柵極尺寸改善而非惡化了鐵電存儲特性，
這打破了“尺寸越小性能越差”的傳統(tǒng)半導(dǎo)體規(guī)律。

器件在1nm柵長下，對短溝道效應(yīng)表現(xiàn)出“免疫”，開關(guān)比高、速度快，能耗比國際最好水平降低一個量級。

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納米柵鐵電晶體管的超低功耗機理分析（圖源：北京大學(xué)電子學(xué)院）

而對于存算一體而言，這意味著電壓開始與邏輯工藝真正的對齊了。0.6V的FeFET可以直接和0.7V級邏輯電路協(xié)同工作，不需要專門的升壓模塊，這對于數(shù)字邏輯與FeFET存算陣列的混合架構(gòu)非常關(guān)鍵。

如果密度可以繼續(xù)往下壓，假設(shè)FeFET可以做到1nm柵長而不出問題，意味著理論上可以做到極高密度陣列，這直接關(guān)系到能在一個芯片里塞多少存算一體單元，對大模型尤其重要。

而更低的寫電壓和更好的尺寸微縮特性，有利于設(shè)計更精細(xì)的編程算法，實現(xiàn)更穩(wěn)定的多值權(quán)重，這對提升神經(jīng)網(wǎng)絡(luò)精度、減少額外校正開銷也很有幫助。

同時，邱晨光團隊基于該技術(shù)的新機理已率先申請兼容業(yè)界NAND結(jié)構(gòu)和嵌入式SOC架構(gòu)的關(guān)聯(lián)專利集合，形成具有完全自主知識產(chǎn)權(quán)的“納米柵超低功耗鐵電晶體管”結(jié)構(gòu)和工藝技術(shù)體系，助力我國在新型存儲領(lǐng)域打破國外技術(shù)壁壘，推動國產(chǎn)存儲芯片和人工智能芯片底層硬件架構(gòu)創(chuàng)新。

顯然，此次發(fā)布的1nm納米柵鐵電晶體管，為高能效、高密度FeFET存算一體掃清了一個關(guān)鍵器件障礙，但想要從根本上打破存儲與計算分離的效率瓶頸，還需要電路、架構(gòu)、軟件層的系統(tǒng)性工程。

從應(yīng)用角度來看，納米柵極電場增強效應(yīng)對優(yōu)化鐵電晶體管的設(shè)計具有普適性指導(dǎo)意義，可擴展至廣泛鐵電材料體系。未來通過原子層沉積等標(biāo)準(zhǔn)CMOS工藝有望研發(fā)出業(yè)界兼容的超低功耗鐵電存儲芯片。

另一方面，這項技術(shù)的突破對中國在芯片基礎(chǔ)器件層面的自主路線具有重要意義，未來可能形成一套不依賴傳統(tǒng)硅基縮微路徑的新技術(shù)體系。

總結(jié)

對于這項技術(shù)，《科學(xué)·進展》的審稿人認(rèn)為，利用納米尺度場匯聚機理來實現(xiàn)超低電壓存儲的概念頗具新意，該器件打破了常規(guī)平板鐵電體的矯頑電壓極限，展現(xiàn)出優(yōu)異的存儲性能，首次在鐵電存儲器中實現(xiàn)了與邏輯晶體管電壓的兼容，該研究結(jié)果對構(gòu)建更高效存儲芯片有重要意義。

最關(guān)鍵的是，這項突破不依賴于發(fā)現(xiàn)新材料，而是通過納米柵極的精巧設(shè)計，利用物理尺度的電場匯聚效應(yīng)，逆轉(zhuǎn)了鐵電晶體管高壓高能的固有缺陷。這不僅是一次器件性能的提升，更是底層物理機制的代際跨越，為我國在下一代芯片技術(shù)競爭中占據(jù)了關(guān)鍵制高點。