電子發(fā)燒友網(wǎng)報(bào)道（文/莫婷婷）在全球AI算力需求呈指數(shù)級(jí)爆發(fā)、傳統(tǒng)摩爾定律逐漸失效的背景下，先進(jìn)封裝技術(shù)成為突破算力瓶頸的關(guān)鍵鑰匙。就在近日，博通（Broadcom）宣布已開始向客戶交付業(yè)界首款基于其3.5D超大尺寸系統(tǒng)級(jí)封裝（XDSiP）平臺(tái)打造的2納米定制計(jì)算SoC。隨著博通新品的交付，3.5D時(shí)代也加速到來。

重新定義維度：什么是3.5D XDSiP？
先進(jìn)封裝技術(shù)包括2.5D集成和3D集成等。

2.5D封裝（如CoWoS）通過硅中介層將芯片并排連接，提升了帶寬，實(shí)現(xiàn)了高速互連，但受限于中介層面積和布線長(zhǎng)度，信號(hào)延遲和功耗依然是挑戰(zhàn)。

3D封裝（如3D同質(zhì)集成和3D異質(zhì)集成）能通過微凸塊或混合鍵合等方式實(shí)現(xiàn)多顆芯片的垂直堆疊，極大縮短互連距離，但在散熱、良率及超大尺寸集成上面臨巨大工藝難度。

圖：盛合晶微SmartPoser?-3DIC-BP技術(shù)平臺(tái)

盡管先進(jìn)封裝仍面臨嚴(yán)峻的工藝挑戰(zhàn)，但其帶來的性能優(yōu)勢(shì)均不言而喻。正如盛合晶微在招股書中所述，以三維芯片集成（2.5D/3DIC）為代表的芯粒多芯片集成封裝可以突破單芯片1倍光罩的尺寸限制，實(shí)現(xiàn)2倍、3倍光罩甚至更大尺寸范圍內(nèi)，數(shù)百億甚至上千億個(gè)晶體管的異構(gòu)集成。

正因如此，面對(duì)這些技術(shù)壁壘，以盛合晶微為代表的國(guó)內(nèi)封裝領(lǐng)軍企業(yè)正持續(xù)加大研發(fā)投入，全力攻克關(guān)鍵難題。

而作為全球領(lǐng)先的半導(dǎo)體解決方案供應(yīng)商，博通提出3.5D XDSiP（eXtreme Dimension System in Package）技術(shù)，從架構(gòu)上實(shí)現(xiàn)突破。

根據(jù)介紹，3.5D XDSiP技術(shù)是一款創(chuàng)新的多維堆疊芯片平臺(tái)，結(jié)合了2.5D的大面積互聯(lián)優(yōu)勢(shì)與3D-IC的垂直堆疊效率。區(qū)別于傳統(tǒng)的3D堆疊多采用“背對(duì)面”（Face-to-Back, F2B）或微凸塊（Micro-bump）連接，其采用的是業(yè)界首創(chuàng)的面對(duì)面（Face-to-Face, F2F）3D混合銅鍵合技術(shù)，并且推出了推出業(yè)內(nèi)首款面對(duì)面（F2F）3.5D XPU，使消費(fèi)級(jí)AI客戶能夠開發(fā)下一代定制加速器（XPU）并計(jì)算ASIC。

博通3.5D XDSiP主要有以下四大優(yōu)勢(shì)：一是增強(qiáng)互聯(lián)密度，與F2B技術(shù)相比，疊加芯片間的信號(hào)密度提升了7倍。二是能源效率高，3.5D XDSiP采用3D HCB取代平面芯片對(duì)芯片PHY實(shí)現(xiàn)芯片對(duì)芯片接口的功耗10倍降低。三是延遲低，最小化3D堆棧中計(jì)算、內(nèi)存和I/O組件之間的延遲。四是中介器和封裝尺寸更小。

圖：博通3.5D XDSiP技術(shù)平臺(tái)

3.5D XDSiP平臺(tái)實(shí)現(xiàn)了超大尺寸集成，在單一封裝內(nèi)集成超過6,000平方毫米的3D堆疊硅片，以及多達(dá)12個(gè)HBM（高帶寬內(nèi)存）堆棧。公開資料顯示，在XPU開發(fā)中，當(dāng)前采用2.5D封裝的最先進(jìn)AI芯片，其集成能力上限約為2,500平方毫米的硅面積和8顆HBM。這意味著，博通的新技術(shù)將芯片集成密度與內(nèi)存帶寬容量提升了逾一倍。

圖：博通3.5D XDSiP技術(shù)平臺(tái)

先進(jìn)封裝技術(shù)群雄逐鹿，博通百萬(wàn)顆銷量預(yù)言
人工智能的爆發(fā)式發(fā)展產(chǎn)生了對(duì)芯片算力的巨大需求，尤其是 ChatGPT等多模態(tài)大模型訓(xùn)練所需的算力每3個(gè)月到4個(gè)月便增加一倍，遠(yuǎn)超摩爾定律下芯片運(yùn)算性能每18個(gè)月到24個(gè)月提高一倍的速度。

業(yè)內(nèi)人士普遍認(rèn)為，高算力芯片在前段先進(jìn)工藝晶圓制造之外，亟需更加快速、更具持續(xù)性的性能提升。先進(jìn)封裝技術(shù)的創(chuàng)新變革帶來了新的突破點(diǎn)。

當(dāng)前，全球半導(dǎo)體巨頭均在布局下一代封裝技術(shù)。臺(tái)積電力推CoWoS-L與SoIC組合，預(yù)計(jì)今年年底SoIC產(chǎn)能將擴(kuò)增至2萬(wàn)片規(guī)模；英特爾深耕Foveros 封裝技術(shù)，包括 Foveros 2.5D、Foveros-R 和 Foveros Direct 3D；三星發(fā)力2.5D/3D封裝，I-Cube。博通則是在2024年底就高調(diào)發(fā)布了3.5D XDSiP平臺(tái)，歷時(shí)兩年，完成了從“技術(shù)發(fā)布”到“商業(yè)交付”的閉環(huán)。

訓(xùn)練生成式AI模型所需的巨大計(jì)算能力依賴于10萬(wàn)個(gè)龐大的集群，這些集群可增長(zhǎng)到100萬(wàn)個(gè)XPU。這些XPU需要對(duì)計(jì)算、內(nèi)存和I/O能力的日益復(fù)雜集成，以實(shí)現(xiàn)必要的性能，同時(shí)最大限度地減少功耗和成本。同時(shí)，隨著新型且日益復(fù)雜的大型語(yǔ)言模型的問世，其訓(xùn)練需要三維硅片堆疊以提升尺寸、功耗和成本。

博通公司表示，F(xiàn)2F 3.5D XPU集成了四個(gè)計(jì)算芯片、一個(gè)輸入輸出芯片和六個(gè)硬件模塊，利用臺(tái)積電的尖端工藝節(jié)點(diǎn)和2.5D CoWoS封裝技術(shù)。3.5D XDSiP技術(shù)允許計(jì)算、內(nèi)存和網(wǎng)絡(luò)I/O在緊湊型中獨(dú)立擴(kuò)展，實(shí)現(xiàn)高效、低功耗的大規(guī)模計(jì)算，提供了支持大規(guī)模人工智能所需的最先進(jìn)、優(yōu)化的SiP解決方案。

博通產(chǎn)品營(yíng)銷總裁Harish Bharadwaj透露：“博通預(yù)估2027年前將至少賣出100萬(wàn)顆基于3D堆疊技術(shù)的芯片?！?br />
在2024年，博通表示，已有五款采用該技術(shù)的產(chǎn)品正在開發(fā)中。此次交付的首款產(chǎn)品——富士通FUJITSU-MONAKA處理器面向數(shù)據(jù)中心和超級(jí)計(jì)算等領(lǐng)域。

小結(jié)：

當(dāng)下，半導(dǎo)體行業(yè)供應(yīng)鏈多元化，在英偉達(dá)GPU供不應(yīng)求的背景下，云巨頭們急需高性能芯片企業(yè)的核心競(jìng)爭(zhēng)力不僅僅來自縮小晶體管尺寸來提升性能，“系統(tǒng)級(jí)協(xié)同優(yōu)化”也將成為核心競(jìng)爭(zhēng)力之一?？梢云诖?，先進(jìn)封裝技術(shù)將帶來AI算力架構(gòu)的一次維度躍遷，并持續(xù)支撐未來萬(wàn)億參數(shù)大模型落地。