序言

晶圓允收測(cè)試（WAT），也稱之為半導(dǎo)體參數(shù)測(cè)試（Parametric Test）, 電測(cè)試(E-Test)，或工藝控制監(jiān)控（Process Control Monitor，PCM）。它是半導(dǎo)體制造的基石，可確保晶圓實(shí)現(xiàn)最高的質(zhì)量、可靠性和性能標(biāo)準(zhǔn)。通過在晶圓上（通常在劃片線上）設(shè)計(jì)專門的測(cè)試結(jié)構(gòu)，WAT能夠優(yōu)化制造過程的質(zhì)量控制，幫助晶圓廠提升良率、降低成本，并加速尖端技術(shù)的市場(chǎng)化進(jìn)程。隨著半導(dǎo)體行業(yè)的持續(xù)發(fā)展，WAT在新工藝研發(fā)、工藝監(jiān)控與生產(chǎn)維護(hù)、新產(chǎn)品導(dǎo)入、可靠性工程等方面發(fā)揮著關(guān)鍵作用。

01 晶圓允收測(cè)試（WAT）概述

晶圓允收測(cè)試（WAT）技術(shù)作為半導(dǎo)體制造過程控制的關(guān)鍵組成部分，其發(fā)展歷程可追溯至1978年。作為行業(yè)先驅(qū)，臺(tái)積電（TSMC）率先在該領(lǐng)域取得突破性進(jìn)展，成功申請(qǐng)了"自動(dòng)晶圓驗(yàn)收測(cè)試方法"專利。隨著半導(dǎo)體制造工藝的不斷演進(jìn)，TSMC于1997年進(jìn)一步獲得"集成缺陷良率管理與查詢系統(tǒng)"專利，標(biāo)志著WAT技術(shù)在半導(dǎo)體制造過程控制中的應(yīng)用進(jìn)入新的發(fā)展階段。

1.1 典型關(guān)鍵參數(shù)和測(cè)試結(jié)構(gòu)

WAT（晶圓允收測(cè)試）的標(biāo)準(zhǔn)化實(shí)施方法是在晶圓上嵌入特殊測(cè)試結(jié)構(gòu)，進(jìn)行非破壞性測(cè)量。WAT測(cè)試主要針對(duì)晶圓的特定測(cè)試結(jié)構(gòu)（Test Structure）中的器件，測(cè)量和獲取它們的電性能與物理參數(shù)，以確保晶圓符合設(shè)計(jì)規(guī)格和工藝要求。測(cè)試結(jié)構(gòu)有時(shí)也稱之為測(cè)試鍵（Test Key），測(cè)試單元組（Test Element Group，TEG）等。測(cè)試結(jié)構(gòu)中典型的待測(cè)器件包括：

電阻 / 電阻器:

用于測(cè)量薄膜電阻和接觸電阻。

電容 / 電容器:

旨在評(píng)估電容和介電完整性。

二極管 / PN結(jié):

用于評(píng)估PN結(jié)的特性和漏電流。

晶體管 / MOSFET:

提供關(guān)于關(guān)鍵晶體管參數(shù)的數(shù)據(jù)，例如 Ids 電流、閾值電壓和柵氧完整性。

視工藝研發(fā)或規(guī)模量產(chǎn)等的不同階段，測(cè)試結(jié)構(gòu)和待測(cè)器件數(shù)量在晶圓上會(huì)有不同。比如在TD研發(fā)時(shí)，晶圓上每個(gè)Reticle內(nèi)往往布滿測(cè)試結(jié)構(gòu)；而在量產(chǎn)時(shí)，測(cè)試結(jié)構(gòu)被設(shè)計(jì)在產(chǎn)品Die之間的劃片線位置，并均勻發(fā)布在不同位置（如中心和左右上下5個(gè)點(diǎn)），以助于識(shí)別制造過程中的空間變化。

Reticle上每個(gè)Die都布滿WAT測(cè)試結(jié)構(gòu)

WAT測(cè)試結(jié)構(gòu)分布在Die和Die之間的劃線道上

WAT測(cè)試結(jié)構(gòu)中的待測(cè)器件示意圖

1.2 WAT局部差異和全局差異

WAT 數(shù)據(jù)必須區(qū)分局部差異（Local Variations ）和全局差異（Global Variations）。通過分析這些差異，制造商可以找出缺陷的根本原因，并評(píng)估它們是否僅限于特定地區(qū)，或是否表明系統(tǒng)性問題。這種區(qū)分對(duì)于實(shí)施有針對(duì)性的過程優(yōu)化和保持整個(gè)生產(chǎn)線的一致性至關(guān)重要。

*局部差異

局部變化是指在單個(gè)晶圓或小區(qū)域內(nèi)的差異。這些差異可能源于光刻或蝕刻的不一致性。局部差異在先進(jìn)技術(shù)中尤為關(guān)鍵，因?yàn)榧词故俏⑿〉钠钜矔?huì)對(duì)設(shè)備性能產(chǎn)生重大影響。

*全局差異

全局差異指的是晶圓與晶圓之間或批次與批次之間的數(shù)據(jù)差異。這些差異可以識(shí)別設(shè)備漂移或工藝不穩(wěn)定性。

02 WAT重要性

作為半導(dǎo)體制造過程控制的核心工具之一，WAT測(cè)試始終保持著其不可替代的重要地位，在確保芯片良率和提升制程穩(wěn)定性方面發(fā)揮著關(guān)鍵作用。

WAT測(cè)試能夠獲取數(shù)據(jù)來監(jiān)控和驗(yàn)證制造過程的穩(wěn)定性，成為過程控制監(jiān)測(cè)（PCM）體系中的重要一環(huán)，為生產(chǎn)質(zhì)量的提升提供支持。WAT數(shù)據(jù)由晶圓制造廠（FAB）在制造過程結(jié)束時(shí)生成，作為對(duì)晶圓的初始測(cè)量，旨在確認(rèn)其在制造過程中的結(jié)構(gòu)完整性。由于數(shù)據(jù)量有限，評(píng)估和分析PCM具有挑戰(zhàn)性，但WAT數(shù)據(jù)卻是預(yù)測(cè)后續(xù)工藝可能出現(xiàn)問題或故障的重要工具。因此，WAT不僅是生產(chǎn)中的PCM工具，也是工程師在新產(chǎn)品開發(fā)過程中最重要的工具之一，廣泛的工程WAT測(cè)試結(jié)構(gòu)有助于識(shí)別影響產(chǎn)量和操作效率低下的故障和問題。

通常情況下，F(xiàn)abless（無晶圓廠客戶）能夠獲取每個(gè)出廠晶圓的生產(chǎn)WAT數(shù)據(jù)，這對(duì)于確保半導(dǎo)體制造工藝的一致性至關(guān)重要，旨在避免因良品率低下而導(dǎo)致重大收益的損失。

標(biāo)有WAT待測(cè)器件位置的晶圓圖

03 WAT測(cè)試手段

3.1 WAT測(cè)試機(jī)

WAT測(cè)試需要使用各種不同測(cè)試資源，進(jìn)行電流與電壓（IV）和電容與電壓（CV）等方面的測(cè)量。這些測(cè)試資源或者儀器通常包括源/測(cè)量單元（SMU）、精密數(shù)字電壓表（DMM）、脈沖發(fā)生器（PGU）和電容表（LCR）等。所有的測(cè)試資源將通過一個(gè)開關(guān)矩陣 (低壓低漏電開關(guān)矩陣，或者針對(duì)功率半導(dǎo)體的高壓開關(guān)矩陣) 連接到晶圓上每個(gè)測(cè)試結(jié)構(gòu)的測(cè)試點(diǎn)，使用探針卡與探針進(jìn)行接觸，完成對(duì)待測(cè)器件（MOSFET，電阻，電容等）的電測(cè)試。上述測(cè)試資源與儀器，由WAT測(cè)試系統(tǒng)軟件進(jìn)行管理和控制，結(jié)合測(cè)試頭、結(jié)構(gòu)件等部件，共同構(gòu)成了完整的WAT測(cè)試系統(tǒng)。

下圖是聯(lián)訊高壓WAT測(cè)試系統(tǒng)的示意圖：

WAT測(cè)試機(jī)示意圖

3.2 WAT測(cè)試挑戰(zhàn)

首先是低電流測(cè)量，由于電纜絕緣的電容效應(yīng)，需要更長(zhǎng)的穩(wěn)定時(shí)間。特別是在測(cè)試過程中需要對(duì)電壓進(jìn)行掃描時(shí)，這種寄生電容會(huì)引發(fā)充電電流，從而影響測(cè)量精度。

其次，隨著碳化硅（SiC）等寬帶隙器件的廣泛應(yīng)用，對(duì)測(cè)試設(shè)備提出了新的要求，包括需要高壓SMU，高壓開關(guān)矩陣等新型測(cè)試資源。

最后，先進(jìn)工藝將需要新型的測(cè)試結(jié)構(gòu)，如陣列測(cè)試（Array Test），以布置數(shù)量眾多的待測(cè)器件來獲取各種參數(shù)數(shù)據(jù)，深入獲知Intra-Reticle的局部差異。由于傳統(tǒng)的串行WAT測(cè)試機(jī)架構(gòu)陳舊、測(cè)試效率低下等缺點(diǎn)，已無法滿足Array Test的需求。行業(yè)勢(shì)必需要新型測(cè)試方法以及高效率的并行WAT測(cè)試機(jī)。

陣列測(cè)試結(jié)構(gòu)

04 結(jié)論

WAT（晶圓允收測(cè)試）是晶圓制造過程中至關(guān)重要的過程控制監(jiān)測(cè)（PCM）工具，在半導(dǎo)體產(chǎn)品質(zhì)量和良率方面發(fā)揮著決定性作用。它能夠提供局部（晶圓特定）和全局（晶圓到批次或批次到批次）的統(tǒng)計(jì)數(shù)據(jù)，為制造過程的優(yōu)化提供關(guān)鍵支持。

未來的發(fā)展方向?qū)⒕劢褂诟鼜?fù)雜的測(cè)試陣列設(shè)計(jì)和并行測(cè)試能力的提升，以進(jìn)一步縮短測(cè)試時(shí)間并降低成本。