ICS951462：ATi RS/RD690 系統(tǒng)的可編程系統(tǒng)時(shí)鐘芯片

在電子設(shè)備的設(shè)計(jì)中，系統(tǒng)時(shí)鐘的穩(wěn)定性和精確性對(duì)于設(shè)備的性能和可靠性起著至關(guān)重要的作用。今天我們要探討的主角——ICS951462，是一款專門為基于 ATI RS/RD690 的系統(tǒng)設(shè)計(jì)的可編程系統(tǒng)時(shí)鐘芯片，它能提供所需的各種時(shí)鐘，為系統(tǒng)的穩(wěn)定運(yùn)行提供有力支持。

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1. 推薦應(yīng)用與輸出特性

ICS951462 主要應(yīng)用于使用 AMD K8 處理器和 SB600 南橋的 ATI RS/RD690 系統(tǒng)。它具有豐富的輸出特性，包括 2 對(duì) CPU 時(shí)鐘、8 對(duì) SRC 時(shí)鐘、4 對(duì) ATIG 時(shí)鐘，還有 1 個(gè) 66MHz 的 HyperTransport 時(shí)鐘種子、2 個(gè) 48MHz 的 USB 時(shí)鐘以及 3 個(gè) 14.318MHz 的參考時(shí)鐘。這些多樣化的輸出可以滿足系統(tǒng)不同組件的時(shí)鐘需求，為設(shè)備的高效運(yùn)行提供保障。

2. 關(guān)鍵規(guī)格亮點(diǎn)

2.1 低抖動(dòng)性能

ICS951462 在時(shí)鐘抖動(dòng)方面表現(xiàn)出色。其中，CPU 輸出的周期到周期抖動(dòng)小于 85ps，SRC 輸出和 ATIG 輸出的周期到周期抖動(dòng)均小于 125ps。低抖動(dòng)意味著時(shí)鐘信號(hào)的穩(wěn)定性更高，能夠減少系統(tǒng)中的信號(hào)干擾和錯(cuò)誤，提高系統(tǒng)的可靠性和性能。例如，在處理器的高速數(shù)據(jù)傳輸過(guò)程中，低抖動(dòng)的時(shí)鐘能夠確保數(shù)據(jù)的準(zhǔn)確傳輸，避免數(shù)據(jù)丟失或錯(cuò)誤。

2.2 高精度頻率

這款芯片在 CPU、SRC 和 ATIG 時(shí)鐘上實(shí)現(xiàn)了 ±300ppm 的頻率精度。高精度的頻率可以保證系統(tǒng)中各個(gè)組件的時(shí)鐘同步，避免因時(shí)鐘偏差導(dǎo)致的設(shè)備故障或性能下降。在多處理器系統(tǒng)中，精確的時(shí)鐘同步能夠確保處理器之間的協(xié)調(diào)工作，提高整個(gè)系統(tǒng)的處理效率。

3. 功能與特性優(yōu)勢(shì)

3.1 可編程時(shí)鐘請(qǐng)求引腳

ICS951462 設(shè)有 3 個(gè)可編程的時(shí)鐘請(qǐng)求引腳，用于控制 SRC 和 ATIG 時(shí)鐘。這些引腳可以通過(guò)編程實(shí)現(xiàn)靈活的時(shí)鐘配置，滿足不同系統(tǒng)的個(gè)性化需求。例如，在某些特定的應(yīng)用場(chǎng)景中，可以根據(jù)系統(tǒng)的負(fù)載情況動(dòng)態(tài)調(diào)整時(shí)鐘頻率，以達(dá)到節(jié)能和提高性能的目的。

3.2 頻率可編程與擴(kuò)頻功能

ATIGCLK 時(shí)鐘的頻率是可編程的，工程師可以根據(jù)實(shí)際需求進(jìn)行調(diào)整。同時(shí)，芯片還具備擴(kuò)頻功能，能夠有效降低電磁干擾（EMI）。在電子設(shè)備日益小型化和集成化的今天，電磁干擾問(wèn)題越來(lái)越突出，擴(kuò)頻功能可以減少設(shè)備對(duì)其他電子設(shè)備的干擾，提高設(shè)備的電磁兼容性。

3.3 輸出禁用與高精度電容

芯片的輸出可以通過(guò) SMBus 進(jìn)行禁用，這為系統(tǒng)的調(diào)試和維護(hù)提供了便利。此外，外部晶體負(fù)載電容的使用可以確保最大的頻率精度，進(jìn)一步提高時(shí)鐘信號(hào)的穩(wěn)定性。

4. 引腳配置與功能

ICS951462 采用 64 - TSSOP 封裝，擁有眾多引腳，每個(gè)引腳都有其特定的功能。

4.1 電源引腳

包括 VDD 和 GND 引腳，為不同的時(shí)鐘輸出和芯片內(nèi)部電路提供電源。例如，VDD48 為 48MHz 輸出提供 3.3V 電源，VDDSRC 為 SRC 時(shí)鐘提供 3.3V 電源等。合理的電源引腳配置可以確保芯片各個(gè)部分的正常工作，避免因電源問(wèn)題導(dǎo)致的性能下降。

4.2 時(shí)鐘輸出引腳

如 48MHz_0 和 48MHz_1 輸出 48MHz 時(shí)鐘，SRCCLKT 和 SRCCLKC 輸出差分 SRC 時(shí)鐘等。這些時(shí)鐘輸出引腳的設(shè)計(jì)能夠滿足系統(tǒng)中不同組件對(duì)時(shí)鐘信號(hào)的需求，保證系統(tǒng)的正常運(yùn)行。

4.3 控制引腳

像 SMBCLK 和 SMBDAT 是 SMBus 的時(shí)鐘和數(shù)據(jù)引腳，用于與控制器進(jìn)行通信，實(shí)現(xiàn)對(duì)芯片的編程和控制。RESET_IN# 是實(shí)時(shí)活動(dòng)低輸入引腳，當(dāng)該引腳被觸發(fā)時(shí)，SMBus 將被重置為上電默認(rèn)狀態(tài)。這些控制引腳的存在使得芯片的配置和管理更加靈活方便。

5. SMBus 通信與寄存器配置

ICS951462 通過(guò) SMBus 接口實(shí)現(xiàn)對(duì)設(shè)備的全面控制。在進(jìn)行讀寫操作時(shí)，需要遵循特定的通信協(xié)議。

5.1 寫操作流程

• 控制器發(fā)送起始位。
• 發(fā)送寫地址 D2 (H)，芯片進(jìn)行確認(rèn)。
• 發(fā)送起始字節(jié)位置 N，芯片確認(rèn)。
• 發(fā)送數(shù)據(jù)字節(jié)數(shù) X，芯片確認(rèn)。
• 依次發(fā)送從字節(jié) N 到字節(jié) N + X - 1 的數(shù)據(jù)，芯片逐個(gè)字節(jié)確認(rèn)。
• 控制器發(fā)送停止位。

  5.2 讀操作流程

• 控制器發(fā)送起始位。
• 發(fā)送寫地址 D2 (H)，芯片確認(rèn)。
• 發(fā)送起始字節(jié)位置 N，芯片確認(rèn)。
• 控制器再次發(fā)送起始位。
• 發(fā)送讀地址 D3 (H)，芯片確認(rèn)。
• 芯片發(fā)送數(shù)據(jù)字節(jié)數(shù) X，然后依次發(fā)送從起始字節(jié) N 到 N + X - 1 的數(shù)據(jù)。
• 控制器對(duì)每個(gè)字節(jié)進(jìn)行確認(rèn)，最后發(fā)送不確認(rèn)位和停止位。

此外，芯片還有多個(gè)寄存器用于配置不同的功能，如 Spread Spectrum Enable 和 CPU Frequency Select Register 用于控制擴(kuò)頻和 CPU 頻率選擇，Output Control Register 用于控制各個(gè)時(shí)鐘輸出的啟用和禁用等。通過(guò)合理配置這些寄存器，可以實(shí)現(xiàn)芯片的個(gè)性化功能。

6. 電氣特性與性能指標(biāo)

ICS951462 在不同的時(shí)鐘輸出上都有嚴(yán)格的電氣特性要求。

6.1 K8 推挽差分對(duì)

在 K8 推挽差分對(duì)輸出方面，上升沿和下降沿速率在 2 - 10V/ns 之間，差分電壓在 0.4 - 2.3V 之間，周期到周期抖動(dòng)小于 85ps 等。這些特性確保了 K8 處理器時(shí)鐘信號(hào)的穩(wěn)定性和準(zhǔn)確性，為處理器的正常工作提供了保障。

6.2 HTTCLK 時(shí)鐘

HTTCLK 時(shí)鐘的長(zhǎng)期精度在 ±300ppm 范圍內(nèi)，33.33MHz 輸出的時(shí)鐘周期在 29.9910 - 30.0090ns 之間，66.67MHz 輸出的時(shí)鐘周期在 14.9955 - 15.0045ns 之間等。高精度的時(shí)鐘周期和長(zhǎng)期精度能夠保證 HyperTransport 總線的高速穩(wěn)定運(yùn)行。

6.3 SRC/ATIG 0.7V 電流模式差分對(duì)

SRC/ATIG 0.7V 電流模式差分對(duì)的電壓高在 660 - 850mV 之間，電壓低在 -150 - 150mV 之間，長(zhǎng)期精度在 ±300ppm 范圍內(nèi)等。這些特性使得 SRC 和 ATIG 時(shí)鐘能夠滿足系統(tǒng)中相關(guān)組件的需求。

6.4 USB - 48MHz 和 REF - 14.318MHz 時(shí)鐘

USB - 48MHz 時(shí)鐘的長(zhǎng)期精度在 ±100ppm 范圍內(nèi)，REF - 14.318MHz 時(shí)鐘的長(zhǎng)期精度在 ±300ppm 范圍內(nèi)。高精度的時(shí)鐘可以確保 USB 設(shè)備和參考時(shí)鐘的穩(wěn)定工作，提高系統(tǒng)的兼容性和可靠性。

7. 設(shè)計(jì)注意事項(xiàng)與建議

7.1 RESET_IN# 引腳操作

RESET_IN# 引腳的操作需要特別注意。當(dāng)該引腳從高電平變?yōu)榈碗娖綍r(shí)，所有輸出（除了 REF[2:0] 時(shí)鐘）將停止工作。REF 時(shí)鐘會(huì)在兩個(gè)時(shí)鐘周期后斷電并重新上電，SMBus 也會(huì)重新加載。整個(gè)過(guò)程中，時(shí)鐘恢復(fù)到正確頻率且無(wú)毛刺的時(shí)間不超過(guò) 2.5ms，而時(shí)鐘停止無(wú)毛刺的時(shí)間為 3μs。需要注意的是，當(dāng)該引腳從低電平變?yōu)楦唠娖綍r(shí)，對(duì)時(shí)鐘沒(méi)有影響。在實(shí)際設(shè)計(jì)中，要合理使用該引腳進(jìn)行系統(tǒng)的復(fù)位操作，避免因誤操作導(dǎo)致系統(tǒng)故障。

7.2 SRC 路由信息

在進(jìn)行 SRC 時(shí)鐘的路由設(shè)計(jì)時(shí)，要遵循一定的規(guī)則。例如，L1、L2、L3 長(zhǎng)度應(yīng)分別不超過(guò) 0.5 英寸、0.2 英寸、0.2 英寸，且應(yīng)采用非耦合 50 歐姆走線。L4 長(zhǎng)度在不同的路由方式（耦合微帶線和耦合帶狀線）下也有不同的要求，同時(shí) Rs 和 Rt 的阻值分別為 33 歐姆和 49.9 歐姆。合理的路由設(shè)計(jì)可以減少信號(hào)干擾和衰減，提高時(shí)鐘信號(hào)的質(zhì)量。

7.3 共享引腳操作

ICS951462 上的輸入/輸出（I/O）引腳具有雙重信號(hào)功能。在初始上電時(shí)，它們作為輸入引腳，將邏輯電平存儲(chǔ)到內(nèi)部數(shù)據(jù)鎖存器中。上電復(fù)位結(jié)束后，這些引腳變?yōu)檩敵鲆_，為外部負(fù)載提供時(shí)鐘信號(hào)。為了對(duì)這些引腳進(jìn)行編程，需要連接一個(gè) 10K 電阻到 VDD 或 GND。編程電阻應(yīng)靠近串聯(lián)端接電阻放置，而串聯(lián)端接電阻應(yīng)更靠近驅(qū)動(dòng)器。這樣的設(shè)計(jì)可以確保在不同的工作模式下，引腳能夠正常工作，同時(shí)減少信號(hào)干擾。

綜上所述，ICS951462 是一款功能強(qiáng)大、性能出色的可編程系統(tǒng)時(shí)鐘芯片。它通過(guò)豐富的輸出特性、高精度的時(shí)鐘信號(hào)、靈活的編程功能以及嚴(yán)格的電氣特性要求，為基于 ATI RS/RD690 的系統(tǒng)提供了穩(wěn)定可靠的時(shí)鐘解決方案。在實(shí)際設(shè)計(jì)中，工程師需要充分了解芯片的各項(xiàng)特性和設(shè)計(jì)注意事項(xiàng)，根據(jù)具體的應(yīng)用需求進(jìn)行合理的配置和設(shè)計(jì)，以發(fā)揮芯片的最佳性能。大家在使用這款芯片的過(guò)程中，有沒(méi)有遇到過(guò)一些獨(dú)特的問(wèn)題或者有一些創(chuàng)新的應(yīng)用呢？歡迎一起交流討論！