核心技術(shù)亮點(diǎn)

· Signoff 級(jí)器件精度，流片前最后一道真值防線(xiàn)：基于全物理晶體管級(jí)建模，在與業(yè)界 Golden 標(biāo)準(zhǔn)工具的系統(tǒng)對(duì)比驗(yàn)證中，電源節(jié)點(diǎn)電壓誤差達(dá)到 Golden 級(jí)，已獲 A1 類(lèi)頭部客戶(hù)認(rèn)定為 Signoff 級(jí)工具。

· 全工藝覆蓋，原生支持第三代半導(dǎo)體：從主流 CMOS（BSIM3/4、PSP）、FinFET（BSIMCMG）、SOI、Bipolar，到 SiC/GaN（與東南大學(xué)聯(lián)合研發(fā) Level 90/91 物理模型）——每一個(gè)工藝節(jié)點(diǎn)均實(shí)現(xiàn)器件級(jí)精確建模，而非行為級(jí)近似。

· IP 全自動(dòng) PVT Corner 驗(yàn)證，設(shè)計(jì)周期可見(jiàn)縮短：在 Signoff 精度下，驅(qū)動(dòng)工藝角（Process）× 電壓（Voltage）× 溫度（Temperature）全矩陣自動(dòng)化掃描，將傳統(tǒng)人工迭代數(shù)周的驗(yàn)證流程壓縮至數(shù)小時(shí)。

· PDK 全鏈路一致性，從硅片數(shù)據(jù)到簽核不換精度基準(zhǔn)：作為 IC-CAP 等建模工具的核心計(jì)算引擎，PanosSPICE 貫穿"硅片測(cè)試數(shù)據(jù) → 器件模型提取 → PDK 驗(yàn)證 → 標(biāo)準(zhǔn)單元庫(kù)特征化 → 客戶(hù)設(shè)計(jì)驗(yàn)證"全流程，消除工具切換帶來(lái)的精度漂移。

在集成電路邁向先進(jìn)制程與異構(gòu)集成的關(guān)鍵節(jié)點(diǎn)，仿真工程師面臨一個(gè)無(wú)法回避的根本矛盾：True-SPICE 精度無(wú)可挑剔，但一次復(fù)雜仿真往往需要數(shù)天；FastSPICE 能提速，但精度損失可能直接導(dǎo)致流片風(fēng)險(xiǎn)。

PanosSPICE 的技術(shù)探索，是對(duì)這一命題在器件層的系統(tǒng)性回答。

從硅片數(shù)據(jù)到簽核：精度基礎(chǔ)設(shè)施

PanosSPICE 不是單點(diǎn)仿真工具，而是連接"測(cè)量數(shù)據(jù)"與"設(shè)計(jì)可信度"的精度鏈路。在這條鏈路上，同一套物理級(jí)建?；鶞?zhǔn)從頭貫穿到尾——這意味著任何一個(gè)環(huán)節(jié)的計(jì)算結(jié)果，都可追溯、可復(fù)現(xiàn)、可對(duì)齊。要求的極致化

核心技術(shù)能力

電源完整性驗(yàn)證：量化案例

在電源完整性（PI）分析中，PanosSPICE 展現(xiàn)出精度與效率的雙重優(yōu)勢(shì)：

精確的電源網(wǎng)絡(luò)建模：支持從芯片內(nèi)部電源分配網(wǎng)絡(luò)（PDN）到封裝、PCB級(jí)別的完整建模，精確捕捉電源噪聲、壓降、諧振等關(guān)鍵特性。

實(shí)際驗(yàn)證案例：

IP 全自動(dòng) PVT Corner 驗(yàn)證：效率可見(jiàn)

對(duì)于 IP 開(kāi)發(fā)團(tuán)隊(duì)，PanosSPICE 內(nèi)置完整的測(cè)量（Measurement）功能與參數(shù)化掃描能力：

· 參數(shù)化掃描（Parametric Sweep）：設(shè)定工藝角 × 電壓 × 溫度全矩陣，一鍵驅(qū)動(dòng)全自動(dòng)批量仿真，無(wú)需人工逐項(xiàng)配置

· Monte Carlo 統(tǒng)計(jì)分析：精準(zhǔn)量化工藝偏差對(duì) IP 關(guān)鍵性能指標(biāo)的影響，輸出良率分布

· 效率對(duì)比：傳統(tǒng)人工迭代"跑一次改一次"——數(shù)周時(shí)間；PanosSPICE 全自動(dòng) PVT 掃描——數(shù)小時(shí)完成

適用場(chǎng)景：運(yùn)放、ADC/DAC、LDO、PLL、SerDes PHY、DDR PHY 等各類(lèi)模擬/混合信號(hào) IP 的跨 Corner 特性驗(yàn)證。

第三代半導(dǎo)體：原生建模，而非行為近似

SiC（碳化硅）和 GaN（氮化鎵）在新能源汽車(chē)、功率變換器、5G 射頻等領(lǐng)域加速滲透。然而，傳統(tǒng) SPICE 工具對(duì)這類(lèi)新材料普遍缺乏原生支持，往往依賴(lài)行為模型近似，導(dǎo)致高溫、高壓極端工況下的預(yù)測(cè)精度受限。

PanosSPICE 與東南大學(xué)聯(lián)合開(kāi)發(fā)的Level 90/91 物理器件模型，實(shí)現(xiàn)了 SiC 和 GaN 器件的晶體管級(jí)精確建模：

·精準(zhǔn)捕捉開(kāi)關(guān)瞬態(tài)特性（di/dt、dv/dt）

·準(zhǔn)確預(yù)測(cè)高溫（175°C+）、高壓極端工況下的器件行為

·適用于 AC-DC、DC-DC 功率變換拓?fù)涞木w管級(jí)高精度仿真

差異化價(jià)值：這是目前競(jìng)爭(zhēng)最薄弱的方向——大多數(shù)同類(lèi)工具沒(méi)有 SiC/GaN 原生物理模型。

Verilog-A 混合仿真

支持 Verilog-A 行為級(jí)模型與晶體管級(jí)電路在同一環(huán)境下混合仿真（支持 Verilog-AMS LRM 2.40）。復(fù)雜模擬/混合信號(hào) IP 驗(yàn)證時(shí)，關(guān)鍵路徑晶體管級(jí)精確仿真，非關(guān)鍵部分行為級(jí)簡(jiǎn)化——精度與效率動(dòng)態(tài)平衡，無(wú)需切換工具。

客戶(hù)評(píng)價(jià)與認(rèn)證

A1 類(lèi)頭部客戶(hù)驗(yàn)收結(jié)論：

"該仿真工具在 SI/PI 分析場(chǎng)景下運(yùn)行穩(wěn)定，精度滿(mǎn)足業(yè)界 Golden 標(biāo)準(zhǔn)要求。在多個(gè)實(shí)際項(xiàng)目驗(yàn)證中，Eye Width 誤差控制在 1.2% 以?xún)?nèi)，電源節(jié)點(diǎn)電壓誤差 <5%，已達(dá)到 Signoff 級(jí)工具標(biāo)準(zhǔn)，可在實(shí)際項(xiàng)目中穩(wěn)定應(yīng)用。"

—— A1 類(lèi)頭部客戶(hù)驗(yàn)收?qǐng)?bào)告

工程應(yīng)用價(jià)值

· 縮短設(shè)計(jì)周期：IP全自動(dòng)PVT Corner驗(yàn)證，將人工迭代數(shù)周的驗(yàn)證流程壓縮

· 降低流片風(fēng)險(xiǎn)：Golden級(jí)精度保證設(shè)計(jì)可靠性

· 降低工具成本：統(tǒng)一平臺(tái)減少工具授權(quán)費(fèi)用

· 提升團(tuán)隊(duì)效率：無(wú)需在多個(gè)工具間切換

技術(shù)架構(gòu)：統(tǒng)一模型體系

PanosSPICE 采用統(tǒng)一 SPICE 模型架構(gòu)（Unified SPICE Model），三層設(shè)計(jì)實(shí)現(xiàn)精度與通用性的統(tǒng)一：

輸入層：全面兼容業(yè)界主流 SPICE 網(wǎng)表格式與語(yǔ)法規(guī)范，現(xiàn)有設(shè)計(jì)文件零修改接入。

仿真引擎層：9 大分析引擎，覆蓋完整仿真需求——
DC/OP、AC、Transient（LSP/SI）、HPAC、HB（諧波平衡）、POP（電源完整性）、Noise、Monte-Carlo、參數(shù)化掃描

模型支持層：

·主流 CMOS：BSIM3/4、PSP

·FinFET：BSIMCMG；SOI、Bipolar（VBIC 等）

·第三代半導(dǎo)體：SiC/GaN Level 90/91（聯(lián)合東南大學(xué)）

·覆蓋從 28nm 到先進(jìn)制程全工藝節(jié)點(diǎn)

應(yīng)用場(chǎng)景

高速數(shù)字：DDR5/6、PCIe、SerDes 等高速接口 PHY 電路全 PVT Corner 驗(yàn)證；IO Buffer 晶體管級(jí)建模，支撐精確器件參數(shù)提取

模擬 / 混合信號(hào)：運(yùn)放、ADC/DAC、LDO、PLL 等模塊 AC/DC/Transient 全類(lèi)型仿真，Verilog-A 混合仿真

功率電子：SiC/GaN 功率器件原生建模，AC-DC、DC-DC 變換拓?fù)渚w管級(jí)仿真；車(chē)載、光伏、電機(jī)驅(qū)動(dòng)場(chǎng)景

PDK 與建模：工藝器件模型提?。↖C-CAP 引擎）、PDK 驗(yàn)證、標(biāo)準(zhǔn)單元庫(kù)特征化

無(wú)感遷移

· 網(wǎng)表兼容：支持業(yè)界主流 SPICE 網(wǎng)表格式，無(wú)需修改現(xiàn)有設(shè)計(jì)文件

· 工具鏈集成：支持通過(guò)標(biāo)準(zhǔn)接口嵌入主流 EDA 設(shè)計(jì)環(huán)境

· 平臺(tái)支持：Redhat Enterprise Linux 及 Windows 主流操作系統(tǒng)

· 漸進(jìn)式替換：可與現(xiàn)有工具并行對(duì)比驗(yàn)證，逐步建立信心后全面切換

結(jié)語(yǔ)

"PanosSPICE 代表了巨霖在底層仿真算法上的厚積薄發(fā)。"巨霖科技創(chuàng)始人孫家鑫表示："我們正在為全球半導(dǎo)體及終端產(chǎn)業(yè)鏈伙伴提供一個(gè)可信賴(lài)、高精度的'黃金底座'，助力每一項(xiàng)改變世界的創(chuàng)新從實(shí)驗(yàn)室走向量產(chǎn)。"

目前，PanosSPICE 已在多個(gè)關(guān)鍵任務(wù)場(chǎng)景中通過(guò) A1 類(lèi)客戶(hù)認(rèn)證。未來(lái)，巨霖科技將持續(xù)拓展技術(shù)邊界，助力全球半導(dǎo)體產(chǎn)業(yè)在智能化浪潮中不斷攀升。

關(guān)于 PanosSPICE

PanosSPICE（原 TJSPICE）是巨霖科技開(kāi)發(fā)的 True-SPICE 仿真平臺(tái)，專(zhuān)為需要 Golden 級(jí)器件精度的芯片設(shè)計(jì)與 IP 驗(yàn)證場(chǎng)景而生。作為晶體管級(jí)精確仿真的精度基礎(chǔ)設(shè)施，PanosSPICE 覆蓋從先進(jìn)邏輯制程到第三代半導(dǎo)體（SiC/GaN）的全制程器件建模，已被頭部 A1 類(lèi)客戶(hù)認(rèn)定為 Signoff 級(jí)工具。

產(chǎn)品已成功應(yīng)用于存儲(chǔ)、通信、功率電子等多個(gè)關(guān)鍵領(lǐng)域，IP 全自動(dòng) PVT Corner 驗(yàn)證大幅提升驗(yàn)證效率，電源完整性驗(yàn)證精度達(dá) Golden 級(jí)。