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技術(shù)資訊 I 系統(tǒng)級封裝(SiP)的關(guān)鍵器件

深圳(耀創(chuàng))電子科技有限公司 ? 2026-03-27 16:44 ? 次閱讀
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定制 ASIC 設(shè)計(jì)已不再僅僅是半導(dǎo)體制造商和專業(yè)設(shè)計(jì)公司的專屬領(lǐng)域。如今,一些科技巨頭——其中不乏從未涉足硬件領(lǐng)域的企業(yè)——正在組建自己的半導(dǎo)體設(shè)計(jì)團(tuán)隊(duì),將芯片設(shè)計(jì)業(yè)務(wù)納入內(nèi)部體系。隨后,他們與代工廠簽訂合同,委托代工廠制造系統(tǒng)級封裝(System-in-Package,SiP),將這些專有器件僅用于其相關(guān)產(chǎn)品。


這一趨勢不僅為企業(yè)研發(fā)創(chuàng)新型 SiP提供了契機(jī),也讓OSAT 和專業(yè)基板設(shè)計(jì)公司能夠?yàn)檫@些產(chǎn)品提供封裝服務(wù)。通過合作,這些企業(yè)可以將其 IP 和物理設(shè)計(jì)集成到高質(zhì)量的 SiP 中。無論貴公司是從事 IP 開發(fā),還是提供器件設(shè)計(jì)服務(wù),均可參考以下清單,其中列出了當(dāng)今先進(jìn) SiP 所需的主要器件和外設(shè)。


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設(shè)計(jì)系統(tǒng)級封裝架構(gòu)

實(shí)際上,SiP 架構(gòu)的設(shè)計(jì)方法取決于其所要實(shí)現(xiàn)的功能。如今的 SiP 大多是集成了部分內(nèi)置外設(shè)的專用處理器,其目標(biāo)是縮小系統(tǒng)整體體積并減少 BOM(Bill of Material,物料清單) 數(shù)量。由于其他供應(yīng)商無法提供符合需求的器件,這類 SiP 通常用于特定場景或用途。

總體而言,采用定制 SiP 或等效 SoC 可為設(shè)計(jì)團(tuán)隊(duì)帶來以下優(yōu)勢:

將多顆芯片整合為單顆芯片

實(shí)現(xiàn)特定功能的異構(gòu)集成

更易于控制封裝性能,如電源分配

所開發(fā)的架構(gòu)可作為專有設(shè)計(jì)

系統(tǒng)架構(gòu)


SoC/SiP 系統(tǒng)架構(gòu)需要一些重要器件來實(shí)現(xiàn)基本處理功能并與外設(shè)進(jìn)行信息傳遞。


典型框圖如下所示。在傳統(tǒng)的 SoC 中,所有這些器件通常都集成在同一芯片上。而在 SiP 方案中,部分模塊可作為外部芯片或外設(shè)存在。其中,傳感器接口模擬前端、射頻前端和定制邏輯模塊通常作為外設(shè)放置在各自的裸片上,而主處理器模塊及少量內(nèi)存則與 CPU 放置在同一裸片上。


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典型系統(tǒng)架構(gòu)(WikiChip)


該架構(gòu)還可擴(kuò)展至多核處理器,其流量由封裝內(nèi)的交換器和路由器管理。對于多核處理器而言,這些額外功能將在裸片內(nèi)實(shí)現(xiàn),未必會增加封裝的復(fù)雜程度。隨著外設(shè)數(shù)量的增加,封裝變得更加復(fù)雜,此時(shí)可能需要采用 2D、2.5D 或 3D 封裝方案。


封裝類型


隨著當(dāng)今更先進(jìn)的 ASIC 與處理器異構(gòu)集成,設(shè)計(jì)人員需選擇與器件最適配的封裝類型??紤]到基板制造商提供的封裝類型和制造能力,部分封裝類型可能無法供應(yīng)。此外,一些 3D 堆疊封裝需要代工廠提供技術(shù)支持,才能成功完成器件制造并證明封裝的可靠性。

截至 2023 年,中國、日本和中國臺灣地區(qū)之外的封裝制造能力正在逐步增強(qiáng)。盡管并非所有 3D 堆疊封裝方案均可實(shí)現(xiàn),但 2D 或 2.5D 封裝通常是最易實(shí)現(xiàn)的選擇,如基于中介層或直接在基板上封裝。如果需要更高的集成度,例如在具有大量堆疊內(nèi)存的應(yīng)用處理器中,則需要采用 3D 堆疊封裝。


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2019 年異構(gòu)集成路線圖中的 2D/2.5D 封裝架構(gòu)選項(xiàng)(IEEE EPS)


2D 和 2.5D 封裝方式的實(shí)現(xiàn)難度通常較低,尤其是在無需中介層的情況下。封裝基板中的布線與 HDI PCB 設(shè)計(jì)非常相似,再分布層與內(nèi)部通道從半導(dǎo)體一直延伸到封裝底部的焊球陣列。若采用中介層,則需要在制造和設(shè)計(jì)中增加一個(gè)獨(dú)立步驟才能完成封裝,這會增加設(shè)計(jì)的復(fù)雜度和器件的總體成本。


芯粒集成


若無法連通封裝中的芯粒,上述 ASIC 或獨(dú)特處理器設(shè)計(jì)方法將難以實(shí)現(xiàn)。芯粒市場正在逐步發(fā)展,這為更多設(shè)計(jì)團(tuán)隊(duì)帶來了機(jī)會,使其能夠?qū)ⅹ?dú)特功能集成至器件封裝。


目前,芯粒并未作為商用器件通過經(jīng)銷商在公開市場上銷售。盡管市場上有部分裸片在售,如射頻器件,但此類情況實(shí)屬少數(shù),并非行業(yè)常態(tài)。通常情況下,集成需要通過代工廠開發(fā)或生產(chǎn)定制芯粒,或從供應(yīng)商處獲取 IP 授權(quán)。一旦獲取相關(guān)數(shù)據(jù),便可直接設(shè)計(jì)封裝,將來自芯粒的信號引出至球柵陣列,隨后接入 PCB。


在打造需要定制 ASIC 的設(shè)備時(shí),企業(yè)需要一套支持高級封裝的設(shè)計(jì)工具。Cadence Allegro X Advanced Package Designer 為 PCB 和復(fù)雜封裝的設(shè)計(jì)和實(shí)現(xiàn)提供了完整、可擴(kuò)展的技術(shù):規(guī)則驅(qū)動(dòng)的行業(yè)標(biāo)準(zhǔn)技術(shù)實(shí)現(xiàn)了從單芯片到復(fù)雜系統(tǒng)的系統(tǒng)規(guī)劃、基于先進(jìn)封測廠(OSAT)和晶圓代工廠(Foundry)的封裝設(shè)計(jì),可輕松滿足各類應(yīng)用場景和復(fù)雜程度

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