5V集成高速ADC/四DAC系統(tǒng)AD7339：技術(shù)解析與設(shè)計(jì)要點(diǎn)

在電子設(shè)計(jì)領(lǐng)域，模數(shù)轉(zhuǎn)換器（ADC）和數(shù)模轉(zhuǎn)換器（DAC）是至關(guān)重要的組件，它們?cè)?a target="_blank">信號(hào)處理、通信、儀器儀表等眾多領(lǐng)域發(fā)揮著關(guān)鍵作用。今天，我們將深入探討一款功能強(qiáng)大的5V集成高速ADC/四DAC系統(tǒng)——AD7339，了解其特性、功能及設(shè)計(jì)要點(diǎn)。

文件下載：AD7339BSZ-REEL.pdf

一、AD7339的特性亮點(diǎn)

1. 豐富的轉(zhuǎn)換功能

AD7339包含一個(gè)8位并行A - D轉(zhuǎn)換器、兩個(gè)8位并行DAC以及兩個(gè)8位串行DAC，為設(shè)計(jì)提供了多樣化的轉(zhuǎn)換選擇，能滿足不同應(yīng)用場(chǎng)景的需求。

2. 單電源供電

該芯片采用單 +5V電源供電，降低了電源設(shè)計(jì)的復(fù)雜度，同時(shí)片上集成了2.5V的帶隙基準(zhǔn)，為轉(zhuǎn)換提供了穩(wěn)定的參考電壓。

3. 低功耗設(shè)計(jì)

除基準(zhǔn)外，每個(gè)部分都可以單獨(dú)斷電，有效降低了功耗，提高了能源利用效率。

4. 封裝形式

采用52引腳的PQFP封裝，方便在電路板上進(jìn)行布局和焊接。

二、詳細(xì)功能描述

1. ADC部分

• 架構(gòu)：ADC由跟蹤保持放大器和閃存A - D轉(zhuǎn)換器組成。跟蹤保持放大器的輸入帶寬遠(yuǎn)大于ADC的奈奎斯特速率，能準(zhǔn)確將輸入頻率轉(zhuǎn)換為8位精度的數(shù)字信號(hào)。在ADCCLK的上升沿，跟蹤保持放大器從跟蹤模式切換到保持模式。
• 輸入要求：ADC接受2V p - p的模擬輸入，內(nèi)部偏置電壓為1.4V。若輸入信號(hào)偏置為1.4V，可采用直流耦合；否則，需使用1nF電容進(jìn)行交流耦合。

  2. 并行DAC部分

• 電路結(jié)構(gòu)：每個(gè)并行DAC由電流源DAC和將電流轉(zhuǎn)換為電壓的緩沖器組成。
• 控制信號(hào)：A和B DAC的加載由DACCLK信號(hào)控制，其標(biāo)稱頻率為2.304MHz。在DACCLK信號(hào)的上升沿，數(shù)字輸入被鎖存，兩個(gè)DAC同時(shí)進(jìn)行D - A轉(zhuǎn)換。
• 輸出特性：每個(gè)DAC的模擬輸出以參考電壓VREFA（DAC A）或VREFB（DAC B）為偏置，輸出范圍為參考電壓 ±1.4V。
• 校準(zhǔn)功能：AD7339具備校準(zhǔn)功能，可減少DAC輸出偏置電壓與VREFA/VREFB電壓之間的偏移。用戶可以通過4位偏移寄存器進(jìn)行校準(zhǔn)，以消除系統(tǒng)偏移。

  3. 串行DAC部分

• 數(shù)據(jù)輸入：串行數(shù)據(jù)在SCLK的上升沿被鎖存到AD7339寄存器中，數(shù)據(jù)以10位突發(fā)形式加載（MSB優(yōu)先），其中2個(gè)MSB指示數(shù)字字加載到的DAC，8個(gè)LSB包含加載到DAC的數(shù)字字。
• 輸出范圍：串行DAC0和DAC1的模擬輸出范圍為0.2V至AVDD - 0.247V。

三、性能參數(shù)分析

1. ADC性能

• 分辨率：8位
• 差分非線性：±1 LSB max
• 積分非線性：±1 LSB max
• 信號(hào)范圍：±1V max
• 全功率輸入帶寬：1.024MHz
• 轉(zhuǎn)換速率：2.048 MSPS
• 信噪比：42.7dB min
• 有效位數(shù)（ENOB）：6.8 Bits min

  2. 并行DAC性能

• 分辨率：8位
• 差分非線性：±1 LSB max
• 積分非線性：±1 LSB max
• 輸出信號(hào)范圍：VBIAS ± VSWING
• 更新速率：2.304MHz max
• 雙極零偏移誤差：±40mV max
• 增益誤差：±5% typ
• 輸出諧波含量：50dB min（0kHz至76.8kHz頻段）
• DAC間增益匹配：46dB min（0MHz至1.152MHz頻段）
• 串?dāng)_：55dB min

  3. 串行DAC性能

• 分辨率：8位
• 差分非線性：±1 LSB
• 積分非線性：±1.5 LSB
• 輸出范圍：0.2V max（00H）至AVDD - 0.247V min（FFH）
• 更新速率：SCLK/10 kHz max
• 負(fù)載電阻：20kΩ max
• 負(fù)載電容：100pF max

四、時(shí)序特性

1. ADC時(shí)序

• ADCCLK周期：480ns min
• ADCCLK低電平寬度：210ns min
• ADCCLK高電平寬度：210ns min
• 數(shù)據(jù)在ADCCLK下降沿后有效時(shí)間：100ns min
• 數(shù)據(jù)在后續(xù)ADCCLK下降沿前有效時(shí)間：200ns min

  2. 并行DAC時(shí)序

• DACCLK低電平寬度：430ns min
• DACCLK周期：200ns min
• DACCLK高電平寬度：200ns min
• 數(shù)據(jù)在DACCLK上升沿前建立時(shí)間：130ns min
• 數(shù)據(jù)在DACCLK上升沿后保持時(shí)間：50ns min
• 傳播延遲：150ns max
• 建立時(shí)間（從10%到90%）：250ns max

  3. 串行DAC時(shí)序

• SCLK周期：3.9μs min
• SCLK低電平寬度：1.94μs min
• SCLK高電平寬度：1.94μs min
• 數(shù)據(jù)在SCLK上升沿前建立時(shí)間：950ns min
• 鎖存使能在SCLK下降沿后建立時(shí)間：950ns min
• 鎖存脈沖寬度：480ns min
• 轉(zhuǎn)換延遲：100μs max

五、絕對(duì)最大額定值

• 電源電壓：AVDD、DVDD至GND： - 0.3V至 +7V
• 模擬地與數(shù)字地電壓差：AGND至DGND： - 0.3V至 +0.3V
• 數(shù)字I/O電壓：至DGND： - 0.3V至VDD + 0.3V
• ADC模擬輸入電壓：±2V
• 引腳輸入/輸出電流：2至20mA
• 工作溫度范圍（B版本）： - 40°C至 +85°C
• 存儲(chǔ)溫度范圍： - 65°C至 +150°C
• 最大結(jié)溫： +150°C
• PQFP熱阻：90°C/W
• 焊接引腳溫度：氣相（60秒）： +215°C；紅外（15秒）： +220°C

六、接地與布局要點(diǎn)

1. 分區(qū)設(shè)計(jì)

印刷電路板應(yīng)將模擬和數(shù)字部分分開，分別設(shè)置在電路板的特定區(qū)域，便于使用易于分離的接地平面。

2. 接地連接

數(shù)字和模擬接地平面應(yīng)僅在一處連接。若AD7339是唯一需要AGND - DGND連接的設(shè)備，應(yīng)在其AGND和DGND引腳處連接；若多個(gè)設(shè)備需要連接，應(yīng)在靠近AD7339的一點(diǎn)建立星型連接。

3. 布線注意事項(xiàng)

避免在器件下方鋪設(shè)數(shù)字線路，防止噪聲耦合到芯片。模擬接地平面應(yīng)覆蓋AD7339下方，以減少噪聲干擾。電源走線應(yīng)盡可能寬，以提供低阻抗路徑，減少電源線上的干擾?？焖匍_關(guān)信號(hào)（如時(shí)鐘）應(yīng)使用數(shù)字接地屏蔽，避免向電路板其他部分輻射噪聲。避免數(shù)字和模擬信號(hào)交叉，電路板兩側(cè)的走線應(yīng)相互垂直，以減少信號(hào)串?dāng)_。

4. 去耦電容

模擬和數(shù)字電源應(yīng)分別使用0.1μF陶瓷電容和10μF鉭電容進(jìn)行去耦，且去耦電容應(yīng)盡可能靠近器件放置。

七、總結(jié)

AD7339是一款功能強(qiáng)大、性能出色的集成ADC/DAC系統(tǒng)，其豐富的功能、良好的性能和低功耗設(shè)計(jì)使其在眾多應(yīng)用中具有廣泛的應(yīng)用前景。在設(shè)計(jì)過程中，我們需要充分了解其特性和參數(shù)，合理進(jìn)行接地和布局，以確保系統(tǒng)的穩(wěn)定性和可靠性。各位工程師在實(shí)際應(yīng)用中，是否遇到過類似芯片的使用問題呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見解。