乘法器是眾多數(shù)字系統(tǒng)中的基本模塊。從原理上說(shuō)它屬于組合邏輯范疇：但從工程實(shí)際設(shè)計(jì)上來(lái)說(shuō)，它往往會(huì)利用時(shí)序邏輯設(shè)計(jì)的方法來(lái)實(shí)現(xiàn)，屬于時(shí)序邏輯的范疇。

通過(guò)這個(gè)實(shí)驗(yàn)使大家能夠掌握利用FPGA/CPLD設(shè)計(jì)乘法器的思想，并且能夠?qū)⑽覀冊(cè)O(shè)計(jì)的乘法器應(yīng)用到實(shí)際工程中。乘法器的設(shè)計(jì)方法有兩種：組合邏輯設(shè)計(jì)方法和時(shí)序邏輯設(shè)計(jì)方法。采用經(jīng)合邏輯設(shè)計(jì)方法，電路事先將所有的乘積項(xiàng)全部計(jì)算出來(lái)，最后加法運(yùn)算。采用時(shí)序邏輯設(shè)計(jì)方法，電路將部分已經(jīng)得到的乘積結(jié)果右移，然后與乘積項(xiàng)相加并保存和值，反復(fù)迭代上述步驟直到計(jì)算出最終乘積。

在該實(shí)驗(yàn)中就是要利用時(shí)序邏輯設(shè)計(jì)方法來(lái)設(shè)計(jì)-一個(gè)16位乘法器，既然是利用時(shí)序邏輯設(shè)計(jì)方法那么就得利用時(shí)鐘信號(hào)控制乘法器運(yùn)算。用時(shí)序邏輯設(shè)計(jì)方法與用組合邏輯設(shè)計(jì)方法比較，它有什么好處呢？利用時(shí)序邏輯設(shè)計(jì)方法可以使整體設(shè)計(jì)具備流水線結(jié)構(gòu)的特征，能適用在各種實(shí)際工程設(shè)計(jì)中。

更多關(guān)于BJ-EPM240學(xué)習(xí)板之乘法器設(shè)計(jì)實(shí)驗(yàn)請(qǐng)看視頻。