時(shí)序分析基礎(chǔ)

1. 時(shí)鐘相關(guān)

時(shí)鐘的時(shí)序特性主要分為抖動(dòng)（Jitter）、偏移（Skew）、占空比失真（Duty Cycle DistorTIon）3點(diǎn)。對(duì)于低速設(shè)計(jì)，基本不用考慮這些特征；對(duì)于高速設(shè)計(jì)，由于時(shí)鐘本身的原因造成的時(shí)序問(wèn)題很普遍，因此必須關(guān)注。

1. 時(shí)鐘抖動(dòng) （clock jitter）

理想的時(shí)鐘信號(hào)應(yīng)該是理想的方波，但是現(xiàn)實(shí)中的時(shí)鐘的邊沿變化不可能是瞬變的，它有個(gè) 從低到高 / 從高到低 的變化過(guò)程，如圖1所示。

常見(jiàn)的抖動(dòng)參數(shù)有3種：

周期抖動(dòng)（Period Jitter）：

周期抖動(dòng)率（Period Jitter）測(cè)量時(shí)鐘輸出傳輸偏離其理想位置的最大偏離。Period Jitter代表周期差抖動(dòng)的上下邊界。

周期差抖動(dòng)（cycle-to-cycle Jitter）：

周期差抖動(dòng)率（cycle-to-cycle jitter）是兩個(gè)相鄰周期的時(shí)間偏差。它總是小于周期抖動(dòng)（period jitter）

長(zhǎng)期抖動(dòng)（Long-term Jitter）：

長(zhǎng)期抖動(dòng)率如下圖（Long-Term Jitter）定義為一個(gè)時(shí)鐘沿相對(duì)于基準(zhǔn)周期時(shí)鐘沿經(jīng)過(guò)一段時(shí)間的延時(shí)之后，與其理想位置的偏離。此測(cè)量可以捕獲鎖相環(huán)低頻周期變化（緩慢的，頻率很低的）。長(zhǎng)期抖動(dòng)對(duì)圖形、串行連接通訊系統(tǒng)、打印機(jī)和任何光柵掃描操作非常重要。

時(shí)鐘抖動(dòng)的原因就是噪聲。時(shí)鐘抖動(dòng)是永遠(yuǎn)存在的，當(dāng)其大到可以和時(shí)鐘周期相比擬的時(shí)候，會(huì)影響到設(shè)計(jì)，這樣的抖動(dòng)是不可接受的。

2. 時(shí)鐘偏斜 （clock skew）

時(shí)鐘信號(hào)要提供給整個(gè)電路的時(shí)序單元，所以時(shí)鐘信號(hào)線(xiàn)非常長(zhǎng)，并構(gòu)成分布式的RC網(wǎng)路。它的延時(shí)與時(shí)鐘線(xiàn)的長(zhǎng)度、時(shí)序單元的負(fù)載電容、個(gè)數(shù)有關(guān)，所以產(chǎn)生所謂的時(shí)鐘偏移。時(shí)鐘偏移是指同一個(gè)時(shí)鐘信號(hào)到達(dá)兩個(gè)不同的寄存器之間的時(shí)間差值，根據(jù)差值可以分為正偏移和負(fù)偏移。

時(shí)鐘偏移的計(jì)算公式： Tskew = Tclk2 - Tclk1

時(shí)鐘偏移是永遠(yuǎn)存在的，當(dāng)其大到一定程度會(huì)影響電路的時(shí)序。解決方法就是在FPGA的設(shè)計(jì)中讓主要的時(shí)鐘信號(hào)走全局時(shí)鐘網(wǎng)絡(luò)。該網(wǎng)絡(luò)采用全銅工藝和樹(shù)狀結(jié)構(gòu)，并設(shè)計(jì)了專(zhuān)用時(shí)鐘緩沖和驅(qū)動(dòng)網(wǎng)絡(luò)，到所有的IO單元、CLB和塊RAM的偏移非常小，可以忽略不計(jì)。

3. 占空比失真DCD （Duty Cycle DistorTIon）

即時(shí)鐘不對(duì)稱(chēng)，時(shí)鐘的脈沖寬度發(fā)生了變化。DCD會(huì)吞噬大量的時(shí)序裕量，造成數(shù)字信號(hào)的失真，使過(guò)零區(qū)間偏離理想的位置。DCD通常是由信號(hào)的上升沿和下降沿之間時(shí)序不同而造成的。

2. 信號(hào)扇入/扇出 （fan-in/fan-out）

The number of circuits that can be fed input signals from an output device. 扇出，輸出可從輸出設(shè)備輸入信號(hào)的電路的數(shù)量。

扇出（fan-out）是定義單個(gè)邏輯門(mén)能夠驅(qū)動(dòng)的數(shù)字信號(hào)輸入最大量的術(shù)語(yǔ)。大多數(shù)TTL邏輯門(mén)能夠?yàn)?0個(gè)其他數(shù)字門(mén)或驅(qū)動(dòng)器提供信號(hào)。因而，一個(gè)典型的TTL邏輯門(mén)有10個(gè)扇出信號(hào)。

在一些數(shù)字系統(tǒng)中，必須有一個(gè)單一的TTL邏輯門(mén)來(lái)驅(qū)動(dòng)10個(gè)以上的其他門(mén)或驅(qū)動(dòng)器。這種情況下，被稱(chēng)為緩沖器（buf）的驅(qū)動(dòng)器可以用在TTL邏輯門(mén)與它必須驅(qū)動(dòng)的多重驅(qū)動(dòng)器之間。這種類(lèi)型的緩沖器有25至30個(gè)扇出信號(hào)。邏輯反向器（也被稱(chēng)為非門(mén)）在大多數(shù)數(shù)字電路中能夠輔助這一功能。

模塊的扇出是指模塊的直屬下層模塊的個(gè)數(shù)。一般認(rèn)為，設(shè)計(jì)得好的系統(tǒng)平均扇出是3或4。一個(gè)模塊的扇出數(shù)過(guò)大或過(guò)小都不理想，過(guò)大比過(guò)小更嚴(yán)重。一般認(rèn)為扇出的上限不超過(guò)7。扇出過(guò)大意味著管理模塊過(guò)于復(fù)雜，需要控制和協(xié)調(diào)過(guò)多的下級(jí)。解決的辦法是適當(dāng)增加中間層次。一個(gè)模塊的扇入是指有多少個(gè)上級(jí)模塊調(diào)用它。扇人越大，表示該模塊被更多的上級(jí)模塊共享。這當(dāng)然是我們所希望的。但是不能為了獲得高扇人而不惜代價(jià)，例如把彼此無(wú)關(guān)的功能湊在一起構(gòu)成一個(gè)模塊，雖然扇人數(shù)高了，但這樣的模塊內(nèi)聚程度必然低。這是我們應(yīng)避免的。

設(shè)計(jì)得好的系統(tǒng)，上層模塊有較高的扇出，下層模塊有較高的扇人。其結(jié)構(gòu)圖像清真寺的塔，上面尖，中間寬，下面小。

3. launch edge

時(shí)序分析起點(diǎn)（launch edge）：第一級(jí)寄存器數(shù)據(jù)變化的時(shí)鐘邊沿，也是靜態(tài)時(shí)序分析的起點(diǎn)。

4. latch edge

時(shí)序分析終點(diǎn)（latch edge）：數(shù)據(jù)鎖存的時(shí)鐘邊沿，也是靜態(tài)時(shí)序分析的終點(diǎn)。