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      JESD204B接口中的眼圖測(cè)量方法

      EE techvideo ? 來源：EE techvideo ? 2019-08-19 06:06 ? 次閱讀
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      該視頻將為觀眾介紹JESD204B接口中的眼圖測(cè)量。JESD204是一種連接數(shù)據(jù)轉(zhuǎn)換器（ADC和DAC）和邏輯器件的高速串行接口，該標(biāo)準(zhǔn)的 B 修訂版支持高達(dá) 12.5 Gbps串行數(shù)據(jù)速率，并可確保 JESD204 鏈路具有可重復(fù)的確定性延遲。隨著轉(zhuǎn)換器的速度和分辨率不斷提升，JESD204B接口在ADI高速轉(zhuǎn)換器和集成RF收發(fā)器中也變得更為常見。此外，FPGA和ASIC中靈活的串行器/解串器(SERDES)設(shè)計(jì)正逐步取代連接轉(zhuǎn)換器的傳統(tǒng)并行LVDS/CMOS接口，并用來實(shí)現(xiàn) JESD204B物理層。

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        的頭像 發(fā)表于 09-12 16:50 ?1030次閱讀
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        發(fā)表于 05-30 16:31 ?0次下載

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        物理層的位置，一種是物理層在JESD204 IP里；另外一種是物理層在JESD204 IP外部，需要再配置JESD204 phy IP核進(jìn)行使用。
        的頭像 發(fā)表于 05-24 15:05 ?2344次閱讀
        <b class='flag-5'>JESD204B</b> IP核的配置與使用

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        1. 概述PC7044是一款高性能雙環(huán)路的整數(shù)時(shí)鐘抖動(dòng)消除器，可以為具有并行或串（JESD204B型）接口的高速數(shù)據(jù)轉(zhuǎn)換器執(zhí)行參考時(shí)鐘選擇和超低噪聲頻率的生成。 PC7044具有兩個(gè)整數(shù)
        發(fā)表于 05-08 15:57

        一文詳解JESD204B高速接口協(xié)議

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        的頭像 發(fā)表于 04-24 15:18 ?4977次閱讀
        一文詳解<b class='flag-5'>JESD204B</b>高速<b class='flag-5'>接口</b>協(xié)議

        LTC6953具有11個(gè)輸出并支持JESD204B/JESD204C協(xié)議的超低抖動(dòng)、4.5GHz時(shí)鐘分配器技術(shù)手冊(cè)

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        的頭像 發(fā)表于 04-16 14:28 ?1209次閱讀
        LTC6953具有11個(gè)輸出并支持<b class='flag-5'>JESD204B</b>/<b class='flag-5'>JESD204</b>C協(xié)議的超低抖動(dòng)、4.5GHz時(shí)鐘分配器技術(shù)手冊(cè)

        AD9680 JESD204B接口的不穩(wěn)定會(huì)導(dǎo)致較大的電流波動(dòng)，怎么解決？

        AD采集芯片為AD9680-1000，時(shí)鐘芯片為AD9528。當(dāng) AD 采樣時(shí)鐘為 500MHz 時(shí)，jesd204B （串行線速 = 5 Gbps） 穩(wěn)定。但是，當(dāng) AD 采樣時(shí)鐘為 800MHz
        發(fā)表于 04-15 06:43

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        的頭像 發(fā)表于 04-09 17:26 ?1007次閱讀
        LTC6952具有11個(gè)輸出并支持<b class='flag-5'>JESD204B</b>/<b class='flag-5'>JESD204</b>C協(xié)議的超低抖動(dòng)、4.5GHz PLL技術(shù)手冊(cè)

        使用jesd204b IP核時(shí),無法完成綜合,找不到jesd204_0.v

        /Theonesssssssss/Documents/VivadoData/project_1/project_1.srcs/sources_1/new/jesd204b_base.v\":159] * [Synth
        發(fā)表于 03-12 22:21