臺(tái)積電近日宣布，將在日本舉辦的 2019 年 VLSI 技術(shù)及電路研討會(huì) （2019 Symposia on VLSI Technology & Circuits）發(fā)表新興存儲(chǔ)器、二維材料、系統(tǒng)整合技術(shù)的研究論文。

臺(tái)積電表示，VLSI 技術(shù)及電路研討會(huì)是微電子領(lǐng)域頂尖的年度國(guó)際會(huì)議，將于 2019 年 6 月 9~14 日在日本京都舉行。會(huì)中邀請(qǐng)臺(tái)積電發(fā)表專篇論文，闡述嵌入式磁阻式隨機(jī)存取存儲(chǔ)器（eMRAM）的研究現(xiàn)況。另外，臺(tái)積電也有 3 篇論文獲得大會(huì)肯定選為亮點(diǎn)論文，共同探討本屆研討會(huì)的主題──「將半導(dǎo)體推向極限，實(shí)現(xiàn)無(wú)縫聯(lián)結(jié)新世界」。

臺(tái)積電指出，上述論文展現(xiàn)了臺(tái)積電自先進(jìn)邏輯晶體管使用的創(chuàng)新材料、特殊制程技術(shù)組合的新興高效能嵌入式存儲(chǔ)器，到可協(xié)助客戶于效能與成本之間取得最佳優(yōu)勢(shì)的系統(tǒng)整合解決方案等全方位的技術(shù)領(lǐng)先地位。臺(tái)積電技術(shù)研究副總經(jīng)理黃漢森表示，VLSI 研討會(huì)不僅特別重點(diǎn)展示臺(tái)積電論文，還邀請(qǐng)臺(tái)積電闡述研究的成果，對(duì)此臺(tái)積電感到無(wú)比榮幸。

受邀論文方面：

臺(tái)積電受邀發(fā)表以「嵌入式磁阻式隨機(jī)存取存儲(chǔ)器技術(shù)近期進(jìn)展與未來(lái)方向」為題的論文，闡述一項(xiàng)有望取代即將面臨微縮極限的嵌入式快閃存儲(chǔ)器的技術(shù)──非揮發(fā)性 eMRAM。本論文陳述了具備銲錫回焊（Solder Reflow）能力的 22 納米eMRAM 研究成果。此項(xiàng)技術(shù)能在封裝過(guò)程承受銲錫高溫，且制造過(guò)程預(yù)存的存儲(chǔ)器資料，并不會(huì)在高溫封裝時(shí)流失。相較 28 納米嵌入式快閃存儲(chǔ)器，具備銲錫回焊能力的 22 納米eMRAM 大幅減少需增加的光罩層，寫(xiě)入資料速度與可靠度亦高度提升，相當(dāng)適合應(yīng)用于重視保留預(yù)存資料的產(chǎn)品，例如穿戴式及物聯(lián)網(wǎng)裝置。

論文亦提出，若不需具備銲錫回焊能力，有機(jī)會(huì)可更大幅降低 eMRAM 寫(xiě)入資料功耗及讀取時(shí)間，而且仍能維持非揮發(fā)性，呈現(xiàn)非揮發(fā)性的隨機(jī)存取存儲(chǔ)器的特性，諸多應(yīng)用例如低耗電機(jī)器學(xué)習(xí)推論處理器皆能受惠于上述特性。

重點(diǎn)論文方面：

3 納米及更先進(jìn)制程晶體管微縮面臨的主要挑戰(zhàn)之一，在于晶體管電子流通的通道不但要更短，同時(shí)也必須更薄，以確保良好的開(kāi)關(guān)閘行為，因此衍生二維通道材料研究。臺(tái)積電發(fā)表的「直接使用通道區(qū)域選擇性 CVD 成長(zhǎng)法在 SiOx/Si 基板上制造的 40nm 通道長(zhǎng)度上閘極 WS2 pFET 的首次展示」論文，展示了使用一種有潛力的二維材料二硫化鎢（WS2）進(jìn)行大量生產(chǎn)的可能性，利用產(chǎn)業(yè)所熟悉的的化學(xué)氣相沉積（CVD）半導(dǎo)體制程直接在硅晶基板上制造 WS2 短通道晶體管。原本生產(chǎn) WS2 薄膜的傳統(tǒng)制程要求將材料先沉積于藍(lán)寶石基板，移除之后再放置于硅晶圓上，相較之下，通道區(qū)域選擇性 CVD 提供了更加簡(jiǎn)易的量產(chǎn)方法。臺(tái)積電指出，本論文有助于量產(chǎn)未來(lái)世代晶體管的研究方向。

另外，臺(tái)積電其他兩篇亮點(diǎn)論文則是以整體系統(tǒng)層次出發(fā)，藉由小芯片（Chiplet）的組合建構(gòu)出系統(tǒng)而非個(gè)別晶體管的方式來(lái)解決微縮的挑戰(zhàn)。不同于系統(tǒng)單晶片（System-on-Chip，SoC）將系統(tǒng)每個(gè)元件放在單一裸晶上，小芯片是將不同的功能分散到可以不同的制程技術(shù)生產(chǎn)的個(gè)別微小裸晶，提供了靈活性與節(jié)省成本的優(yōu)勢(shì)，且面積小的裸晶與較大裸晶相比，本就具有更好良率。然而，為了達(dá)到與系統(tǒng)單晶片相當(dāng)?shù)男?，小芯片必須能夠透過(guò)密集、高速、高頻寬的連結(jié)來(lái)進(jìn)行彼此溝通。

另外，臺(tái)積電以「適用于高效能運(yùn)算的 7nm 4GHz Arm 核心 CoWoS小芯片設(shè)計(jì)」為題的論文，則是詳細(xì)介紹了 CoWoS 先進(jìn)封裝解決方案中的 7 納米雙小芯片系統(tǒng)。每個(gè)小芯片內(nèi)建運(yùn)作時(shí)脈 4GHz 的 Arm 核心以支援高效能運(yùn)算應(yīng)用，芯片內(nèi)建跨核心網(wǎng)狀互連運(yùn)作時(shí)脈可達(dá) 4GHz，小芯片之間的連結(jié)則是透過(guò)臺(tái)積電獨(dú)特的 Low-voltage-In-Package-INterCONnect（LIPINCON）技術(shù)，資料傳輸速率達(dá) 8Gb/s/pin，并且擁有優(yōu)異的功耗效益，相較于最近其他論文所展示的類似連結(jié)解決方案的效能范圍則介于 2Gb/s/pin 至 5.3Gb/s/pin。

最后，臺(tái)積電發(fā)表的「3D 多芯片與系統(tǒng)整合芯片（SoIC）的整合」論文則是揭露了完整的三維（3D）整合技術(shù)，此項(xiàng)系統(tǒng)整合芯片解決方案將不同尺寸、制程技術(shù)以及材料的已知良好裸晶直接堆棧在一起。論文中提到，相較于傳統(tǒng)使用微凸塊的三維集成電路解決方案，臺(tái)積電的系統(tǒng)整合芯片的凸塊密度與速度高出數(shù)倍，同時(shí)大幅減少功耗。

此外，系統(tǒng)整合芯片是前段制程整合解決方案，在封裝之前連結(jié)兩個(gè)或更多的裸晶。因此，系統(tǒng)整合芯片組能夠利用臺(tái)積電的整合型扇出（InFO）或 CoWoS 的后端先進(jìn)封裝技術(shù)來(lái)進(jìn)一步整合其他芯片，打造一個(gè)強(qiáng)大的「3D×3D」系統(tǒng)級(jí)解決方案。

除了上述的亮點(diǎn)論文，臺(tái)積電亦對(duì)高通公司發(fā)表的論文「7 納米行動(dòng)系統(tǒng)單晶片、5G 平臺(tái)技術(shù)及設(shè)計(jì)共同開(kāi)發(fā)支援 PPA 與可制造性」有貢獻(xiàn)，闡述高通驍龍 TMSDM855 行動(dòng)系統(tǒng)單晶片及采用 7 納米FinFET 技術(shù)的全球第一個(gè)商用 5G 平臺(tái)。