異步八進(jìn)制計(jì)數(shù)器邏輯圖

據(jù)方程得知我們所用的D觸發(fā)器的連接方式，其中根據(jù)D2D1D0可知道本電路需要用到三個D觸發(fā)器，而且每個D觸發(fā)器的“非”輸出都接到自身的D輸入，時鐘脈沖除第一級時鐘接到時鐘輸入信號外其余的都接到前一級的“非”輸出。當(dāng)計(jì)數(shù)到“111”后計(jì)數(shù)器進(jìn)行進(jìn)位，輸出C為“1”，而且此動作要與CP脈沖同步，則此功能使用三輸入與門和D觸發(fā)器來實(shí)現(xiàn)。

根據(jù)輸入輸出方程得出八進(jìn)制加法計(jì)數(shù)器的邏輯圖如下圖所示。

邏輯圖端口描述：

輸入控制信號：RESET實(shí)現(xiàn)異步清零；

輸入時鐘信號：CLK輸出信號：Q0Q1Q2；

輸出進(jìn)位端：count實(shí)現(xiàn)計(jì)數(shù)進(jìn)位。

八進(jìn)制計(jì)數(shù)器原理圖仿真

八進(jìn)制計(jì)數(shù)器仿真波形

如上圖所示，當(dāng)時鐘上升沿到來時，輸出信號歲時鐘由“000”開始計(jì)數(shù)一直計(jì)到“111”，且當(dāng)“111”變?yōu)椤?00”時僅為信號輸出“1”。當(dāng)清零端信號為高電平時不管時鐘沿是否到來輸出均為低電平。該結(jié)果符合設(shè)計(jì)目標(biāo)。

八進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案四：vhdl的八進(jìn)制計(jì)數(shù)器的設(shè)計(jì)