SPI子系統(tǒng)之SPI時序圖

SPI timing diagram Tcsb_setup：建立時間 Tcsb_hold：保持時間 tsckl：低電平時間 tsckh：高電平時間 SC...

2023-07-27 標簽：SPI時序系統(tǒng) 6.8k 0

51單片機總線時序概述

計算機系統(tǒng)是以微處理器為核心的，各器件要與微處理器相連，且必須協(xié)調(diào)工作，所以在微處理機中引入了總線的概念，各器件共同享用總線，任何時候只能有一個器件發(fā)送...

2023-07-23 標簽：mcu51單片機總線 3.3k 0

Versal Advanced IO Wizard-部分配置存在時序收斂問題

在Versal Advanced IO Wizard中，所包含的PLL的去歪斜電路可能導致數(shù)據(jù)速率較高時出現(xiàn)建立時間

2023-07-07 標簽：接口pll時序 1.1k 0

RQS設(shè)計收斂建議ID RQS_CLOCK-12

本文聊聊“RQS_CLOCK-12”時鐘設(shè)置建議以及它如何幫助達成時序收斂

2023-07-12 標簽：寄存器緩沖器時序 1.3k 0

FPGA基于線性迭代法的除法器設(shè)計

FPGA實現(xiàn)除法的方法有幾種，比如直接用/來進行除法運算，調(diào)用IP核進行除法運算，但這兩種方式都有個共同的問題——都是黑盒子，在進行時序違例處理時，往往...

2023-07-04 標簽：fpga除法器時序 2.4k 0

詳解時序路徑的相關(guān)概念

reg2reg路徑約束的對象是源寄存器（時序路徑的起點）和目的寄存器（時序路徑的終點）都在FPGA內(nèi)部的路徑。

2023-06-26 標簽：fpga寄存器時序 2.1k 0

淺談DC綜合工具的工作流程

在電路設(shè)計自動化的時代，綜合工具的作用不言而喻，通過綜合，設(shè)計人員能夠獲得自己所設(shè)計模塊的規(guī)模、時序性能和關(guān)鍵路徑等有用信息，進而指導自己優(yōu)化設(shè)計結(jié)構(gòu)。...

2023-06-19 標簽：電路設(shè)計HDLDC 5.2k 0

如何讀懂Vivado時序報告

FPGA開發(fā)過程中，vivado和quartus等開發(fā)軟件都會提供時序報告，以方便開發(fā)者判斷自己的工程時序是否滿足時序要求。

2023-06-23 標簽：fpga寄存器時序 3.2k 0

有關(guān)FPGA的問答集錦

FPGA做IC的原型驗證，速度大概跑多少？很多ASIC運行主頻遠遠高于FPGA，仿真能cover住嗎？

2023-06-19 標簽：fpga原型驗證lvds 1.8k 0

STM32管理程序的時間觸發(fā)時序

自從 CubeMX 等圖像配置軟件的出現(xiàn)，同學們往往點幾下鼠標就解決了單片機的配置問題。對于追求開發(fā)速度的業(yè)務(wù)場景下，使用快速配置軟件是合理的，高效的，...

2023-06-22 標簽：STM32軟件時序 1.4k 0

IIC時序問題的解決方法

最近硬件測試工程師反饋一個BUG，和IIC的時序有關(guān)，這個BUG目前沒有帶來使用方面的影響，但是不符合規(guī)范，要求整改。我們使用的單片機是cortex-m...

2023-06-14 標簽：單片機內(nèi)核IIC 4.7k 0

FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時序要求

在上一篇文章中（FPGA 的數(shù)字信號處理：Verilog 實現(xiàn)簡單的 FIR 濾波器）演示了在 Verilog 中編寫自定義 FIR 模塊的初始demo...

2023-06-09 標簽：fpga存儲器數(shù)字信號處理 1.8k 0

PSRAM避坑指南-關(guān)鍵知識點講解

以上分享了PSRAM接口一些關(guān)鍵的知識點，大部分是容易理解錯誤，且導致問題的點，基本上理解這些點就能解決大部分問題了，作為入門參考也可以先看這篇，先有個...

2023-06-08 標簽：嵌入式接口PSRAM 9.7k 0

Vivado Schematic中的實線和虛線有什么區(qū)別？

Vivado Schematic中的實線和虛線有什么區(qū)別？

2023-06-06 標簽：fpga時序Schematic 2.1k 0

LVDS、接口和時序講解

這種接口電路中，采用單路方式傳輸，每個基色信號采用6位數(shù)據(jù)，共18位RGB數(shù)據(jù)，因此，也稱18位或18bit LVDS接口。此，也稱18位或18bit ...

2023-06-02 標簽：芯片接口RGB 1.1萬 0

FPGA設(shè)計中經(jīng)常犯的10個錯誤

本文列出了FPGA設(shè)計中常見的十個錯誤。我們收集了 FPGA 工程師在其設(shè)計中犯的 10 個最常見錯誤，并提供了解決方案的建議和替代方案。本文假定讀者已...

2023-05-31 標簽：fpgaFPGA設(shè)計RTL 1.7k 1

Vivado增量編譯的基本概念、優(yōu)點、使用方法以及注意事項

隨著FPGA設(shè)計的復雜度不斷提高，設(shè)計人員需要選擇更為高效的設(shè)計流程來保證開發(fā)效率和減少開發(fā)成本。其中，Vivado增量編譯是一種非常重要的設(shè)計流程。本...

2023-05-25 標簽：fpgaFPGA設(shè)計時序 6.5k 0

TFT-LCD電容觸摸屏模塊(RGB接口)驅(qū)動時序設(shè)計

上兩篇已經(jīng)總結(jié)和分享了RGB接口TFT-LCD觸摸屏的相關(guān)內(nèi)容。本篇使用Verilog語言實現(xiàn)RGB的驅(qū)動時序。

2023-05-25 標簽：lcd接口觸摸屏 5.3k 0

Quartus中的邏輯鎖定與增量編譯

邏輯鎖定功能可以將FPGA中的代碼模塊在固定區(qū)域?qū)崿F(xiàn)，優(yōu)化時序性能，提升設(shè)計可靠性。 增量編譯功能，可以使設(shè)計更快速時序收斂，加快編譯速度。

2023-05-25 標簽：fpga布線時序 2.9k 0