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時序

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這里所說的時序其實就是指時序圖，又名序列圖、循序圖、順序圖，是一種UML交互圖。它通過描述對象之間發(fā)送消息的時間順序顯示多個對象之間的動態(tài)協(xié)作。

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時序技術(shù)

altera時序分析基礎(chǔ)項目講解

時序分析的主要對象是：在REG2中，時鐘信號CLK經(jīng)過路徑③的有效沿，與從REG1寄存器輸出的數(shù)據(jù)經(jīng)過路徑①到達REG2的D端時的關(guān)系。

2019-11-22 標簽：寄存器時鐘時序 2.5k 0

靜態(tài)時序分析：如何編寫有效地時序約束（三）

靜態(tài)時序分析中的“靜態(tài)”一詞，暗示了這種時序分析是一種與輸入激勵無關(guān)的方式進行的，并且其目的是通過遍歷所有傳輸路徑，尋找所有輸入組合下電路的最壞延遲情況...

2019-11-22 標簽：計算效率時序 2.8k 0

FPGA程序時序錯誤對工程的影響

本課程前期是基礎(chǔ)理論的講解，后期是結(jié)合經(jīng)驗和項目實踐提煉的主要內(nèi)容，圍繞抗干擾和工程實現(xiàn)進行原理闡述，省去了復(fù)雜的公式推導(dǎo)過程，和大家分享硬件學(xué)習(xí)經(jīng)驗。

2019-11-08 標簽：fpga 程序時序 3.4k 0

課程4：Verilog語法基礎(chǔ)

Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整...

2019-12-23 標簽：fpga verilog 時序 3.1k 0

altera時序約束與分析

2019-11-22 標簽：寄存器時序 2.4k 0

正點原子FPGA之SDRAM：SDRAM操作時序（2）

正點原子FPGA開發(fā)板配套視頻

2019-09-05 標簽：fpga sdram 時序 3.2k 0

時序約束：輸入演示概念

約束有很多，并且總是有先后的，先約束哪些，再約束哪些，都有講究。按工程需要，定義好步驟，這樣就能一步一步約束，逐個思考，最終完成。

2019-12-20 標簽：時序工程 2.3k 0

數(shù)字設(shè)計FPGA應(yīng)用：編譯軟件的安裝與使用

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進...

2019-12-03 標簽：fpga xilinx 時序 2.5k 0

數(shù)字設(shè)計FPGA應(yīng)用：阻塞與非阻塞

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2019-12-03 標簽：fpga 時序 2.4k 0

數(shù)字設(shè)計FPGA應(yīng)用：數(shù)據(jù)類型及變量、常量

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2019-12-03 標簽：fpga 時序數(shù)據(jù)類型 2.7k 0

FPGA視頻教程：時序分析基礎(chǔ)

時序電路，是由最基本的邏輯門電路加上反饋邏輯回路（輸出到輸入）或器件組合而成的電路，與組合電路最本質(zhì)的區(qū)別在于時序電路具有記憶功能。

2019-12-13 標簽：fpga 計數(shù)器時序 2.6k 0

FPGA的內(nèi)部結(jié)構(gòu)與組成分析

FPGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)...

2019-12-26 標簽：fpga 觸發(fā)器時序 3.3k 0

時序約束：不需要檢查的路徑

時序表示動態(tài)規(guī)?；蜻^程的時間演化。它們用于識別、建模和預(yù)測在離散時間間隔內(nèi)采樣的數(shù)據(jù)中的模式和行為?？紤]使用時間表而不是 timeseries 對象，以...

2019-12-20 標簽：數(shù)據(jù)時序 2.4k 0

時序約束步驟：系統(tǒng)同步與源同步

針對普通時鐘系統(tǒng)存在著限制時鐘頻率的弊端，人們設(shè)計了一種新的時序系統(tǒng)，稱之為源同步時序系統(tǒng)。它最大的優(yōu)點就是大大提升了總線的速度，在理論上信號的傳送可以...

2019-12-20 標簽：時鐘總線時序 5.3k 0

時序約束步驟：生成時鐘約束

差分時鐘是將數(shù)據(jù)從源傳送到目的地有兩種常用的電氣方法。一種方法使用“單端”發(fā)信號概念，它在發(fā)射機和接收機之間使用兩個導(dǎo)體。

2019-12-20 標簽：數(shù)據(jù)時鐘時序 2.7k 0

時序約束的步驟分析

FPGA中的時序問題是一個比較重要的問題，時序違例，尤其喜歡在資源利用率較高、時鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時間和保持時間是FPGA時序約...

2019-12-23 標簽：fpga 芯片時序 2.9k 0

時序約束的四大步驟的具體介紹

2019-12-23 標簽：fpga 時鐘時序 4.8k 0

數(shù)字設(shè)計FPGA應(yīng)用:74x163回顧

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進...

2019-12-05 標簽：fpga xilinx 時序 4k 0

數(shù)字設(shè)計FPGA應(yīng)用：時序邏輯電路FPGA的實現(xiàn)

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進...

2019-12-05 標簽：fpga 存儲時序 3.6k 0

時序邏輯：FPGA/ASIC電路結(jié)構(gòu)

FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic B...

2019-12-02 標簽：fpga asic 時序 2.3k 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進行靜電中和等。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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庫文件是計算機上的一類文件，提供給使用者一些開箱即用的變量、函數(shù)或類。庫文件分為靜態(tài)庫和動態(tài)庫，靜態(tài)庫和動態(tài)庫的區(qū)別體現(xiàn)在程序的鏈接階段：靜態(tài)庫在程序的鏈接階段被復(fù)制到了程序中；動態(tài)庫在鏈接階段沒有被復(fù)制到程序中，而是程序在運行時由系統(tǒng)動態(tài)加載到內(nèi)存中供程序調(diào)用。使用動態(tài)庫系統(tǒng)只需載入一次，不同的程序可以得到內(nèi)存中相同的動態(tài)庫的副本，因此節(jié)省了很多內(nèi)存，而且使用動態(tài)庫也便于模塊化更新程序。
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