FPGA之FPGA時(shí)序原理

FPGA的工作頻率由FPGA芯片以及設(shè)計(jì)決定，可以通過修改設(shè)計(jì)或者更換更快的芯片來達(dá)到某些苛刻的要求（當(dāng)然，工作頻率也不是無限制的可以提高，而是受當(dāng)前的...

2019-12-02 標(biāo)簽：fpga芯片時(shí)序 3.1k 0

AXI總線協(xié)議的幾種時(shí)序介紹

由于ZYNQ架構(gòu)和常用接口IP核經(jīng)常出現(xiàn) AXI協(xié)議，賽靈思的協(xié)議手冊講解時(shí)序比較分散。所以筆者收藏AXI協(xié)議的幾種時(shí)序，方便編程。

2019-05-12 標(biāo)簽：總線時(shí)序 1.2萬 0

如何快速讀懂單片機(jī)時(shí)序圖實(shí)例教材說明

對于芯片開發(fā)使用來說，時(shí)序圖是較為核心也較為重要的一個(gè)知識點(diǎn)。在廠家給出的芯片數(shù)據(jù)手冊中，時(shí)序圖也是非常重要的參數(shù)細(xì)節(jié)。開發(fā)者拿到一款芯片時(shí)，首先需要做...

2019-05-03 標(biāo)簽：單片機(jī)時(shí)序LCD1602 5.3k 0

mig接口的讀寫時(shí)序

對于mig與DDR3/DDR2 SDRAM的讀寫時(shí)序我們不需要了解太多，交給mig就可以了。

2019-03-03 標(biāo)簽：接口時(shí)序 7k 0

FPGA設(shè)計(jì)中coding之前的五條鐵律

文件注釋：文件注釋就是一個(gè)說明文：這通常在文件的頭部注釋，用于描述代碼為那個(gè)工程中，由誰寫的，日期是多少，功能描述，有哪些子功能，及版本修改的標(biāo)示。這樣...

2019-01-26 標(biāo)簽：fpga時(shí)序 1.3k 0

FPGA的幾點(diǎn)重要總結(jié)

FPGA編程語言為何叫硬件描述語言？ 硬件即FPGA硬件，硬件描述語言，也就自然地告訴我們可以通過語言來描述FPGA內(nèi)部硬件。如：用y=a...

2018-12-01 標(biāo)簽：fpga硬件時(shí)序 4.6k 0

XDC約束及物理約束的介紹

觀看視頻，了解和學(xué)習(xí)有關(guān)XDC約束，包括時(shí)序，以及物理約束相關(guān)知識。

2019-01-07 標(biāo)簽：賽靈思語言時(shí)序 7.3k 0

ug1292時(shí)序收斂快速參考手冊

這個(gè)手冊與ug949的理念是一致的即”盡可能地把所有問題放在設(shè)計(jì)初期解決“。寧可在設(shè)計(jì)初期花費(fèi)更多的時(shí)間，也不要等到布局布線后才開始發(fā)現(xiàn)問題再解決問題。...

2018-10-09 標(biāo)簽：時(shí)序代碼 4k 0

時(shí)序違例的修正與時(shí)序優(yōu)化的思考方向

時(shí)序邏輯電路示意圖如下。前后兩級寄存器之間有一個(gè)組合邏輯運(yùn)算電路。

2018-09-15 標(biāo)簽：邏輯電路寄存器時(shí)序 6.5k 0

時(shí)序約束中一種特殊的情景分析

在做模塊級綜合的時(shí)候，對于IO路徑一般會(huì)使用60%的端口時(shí)鐘進(jìn)行約束，如果這樣的路徑涉及到feedthrough path，也就是INPUT->REG的...

2018-08-21 標(biāo)簽：電路時(shí)序 1.2萬 0

繞等長更快的操作方法

從早期的15.x版本到如今依然運(yùn)用廣泛的16.5版本，不管是差分對內(nèi)還是組間，繞等長的命令只有一個(gè)Delay Tune可以用，不過就這一個(gè)命令從速度上來...

2018-07-20 標(biāo)簽：相位時(shí)序 5.6k 0

分享上海交通大學(xué)團(tuán)隊(duì)在兩項(xiàng)競賽任務(wù)中的算法思路和方案

在時(shí)序動(dòng)作定位問題中，mean Average Precision (mAP) 是最常用的評估指標(biāo)。此次競賽計(jì)算0.5到0.95, 以0.05為步長的多...

2018-07-04 標(biāo)簽：網(wǎng)絡(luò)時(shí)序計(jì)算機(jī)視覺 4.7k 0

FPGA時(shí)序約束簡介

在簡單電路中，當(dāng)頻率較低時(shí)，數(shù)字信號的邊沿時(shí)間可以忽略時(shí)，無需考慮時(shí)序約束。但在復(fù)雜電路中，為了減少系統(tǒng)中各部分延時(shí)，使系統(tǒng)協(xié)同工作，提高運(yùn)行頻率，需要...

2018-03-30 標(biāo)簽：FPGA時(shí)序 1.5萬 0

時(shí)序分析基本概念介紹——花一樣的“模式”

SE是scan enable信號，它控制著scan cell的工作模式。從圖中可以看出，SE，SI，D端通過一個(gè)Mux實(shí)現(xiàn)工作模式的切換。當(dāng)SE輸入為0...

2018-03-26 標(biāo)簽：DFT時(shí)序 1.6萬 0

ECO填充工具帶來不一樣的IC設(shè)計(jì)

集成電路 （IC） 設(shè)計(jì)團(tuán)隊(duì)通常在預(yù)定最后送交制造（tapeout）期限臨近時(shí)承受著巨大的壓力。更糟糕的是，他們往往還面臨著后期工程變更命令 （Engi...

2018-06-07 標(biāo)簽：ic設(shè)計(jì)時(shí)序eco 8.7k 0

關(guān)于FPGA時(shí)序以及時(shí)序收斂的基本概念詳解

FPGA器件的需求取決于系統(tǒng)和上下游（upstream and downstrem）設(shè)備。我們的設(shè)計(jì)需要和其他的devices進(jìn)行數(shù)據(jù)的交互，其他的d...

2018-07-11 標(biāo)簽：FPGA時(shí)序 1.0萬 0