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標(biāo)簽 > 賽靈思
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如何為KCU105評(píng)估套件創(chuàng)建Tandem設(shè)計(jì)
了解如何針對(duì)KCU105評(píng)估套件創(chuàng)建Tandem設(shè)計(jì)。 Tandem方法將比特流分成兩部分,允許首先加載比特流的PCIe部分,以確保在系統(tǒng)期間枚舉PCIe塊
基于BFM測試和調(diào)試的Zynq SoC設(shè)計(jì)步驟及架構(gòu)詳解
AXI 總線功能建??珊喕痁ynq-7000 All Programmable SoC 組件及子系統(tǒng)的驗(yàn)證工作。本文以賽靈思工具鏈為基礎(chǔ),通過逐步指導(dǎo)...
如何使用BootGen為Zynq-7000 AP SoC構(gòu)建完整的映像
了解如何使用BootGen為Zynq-7000 All Programmable SoC構(gòu)建完整的映像。 引導(dǎo)映像通常包括第一級(jí)引導(dǎo)加載程序,至少一個(gè)...
如何使用Xilinx SDK啟動(dòng)電路板及利用Zynq DRAM進(jìn)行測試
在本視頻中,我們將學(xué)習(xí)如何使用Xilinx SDK啟動(dòng)電路板,利用每個(gè)驅(qū)動(dòng)程序提供的應(yīng)用示例并測試各種外設(shè)。 我們將詳細(xì)介紹Zynq DRAM測試,并...
如何在Zynq處理器上lwIP實(shí)現(xiàn)網(wǎng)絡(luò)功能
了解如何在Zynq處理器上使用輕量級(jí)IP堆棧(lwIP)來實(shí)現(xiàn)網(wǎng)絡(luò)功能。 本次會(huì)議既包括獨(dú)立用例,也包括與流行的輕量級(jí)FreeRTOS操作系統(tǒng)的集成。
2018-11-27 標(biāo)簽:處理器賽靈思操作系統(tǒng) 6.2k 0
了解與學(xué)習(xí)在 Vivado 中當(dāng)默認(rèn)設(shè)置無法滿足您的設(shè)計(jì)目標(biāo)時(shí),如何設(shè)置和嘗試新的布局布線算法。視頻包括了新的指令命令以及新的基于這些指令預(yù)封包的策略的介紹。
在Zynq UltraScale+ MPSoC上Android操作系統(tǒng)移植演示
iVeia演示了將Android操作系統(tǒng)移植到Zynq UltraScale + MPSoC上,以獲取角落和邊緣檢測濾波器的實(shí)時(shí)視頻和控制系數(shù)。 結(jié)果...
2018-11-26 標(biāo)簽:android賽靈思操作系統(tǒng) 6.2k 0
主要的FPGA供應(yīng)商有賽靈思公司、Altera公司、Lattic公司和Actel公司等,F(xiàn)PGA的發(fā)展速度非常快,很多型號(hào)的FPGA器件已不是主流產(chǎn)品,...
Virtex UltraScale VU440 FPGA的功能演示
查看世界上最大的新型Virtex Ultrascale VU440,用于制造10個(gè)ARM?Cortex-A9 CPU原型
如何使用IPI將PCI Express連接到DDR存儲(chǔ)器子系統(tǒng)上
了解如何使用Xilinx的Vivado IP Integrator(IPI)快速輕松地組合將PCI Express連接到外部DDR存儲(chǔ)器的完整子系統(tǒng)。 ...
FPGA GTH收發(fā)器實(shí)現(xiàn)了10GBASE-KR與Virtex-7 FPGA的電氣一致性
7系列FPGA GTH收發(fā)器實(shí)現(xiàn)了與10GBASE-KR標(biāo)準(zhǔn)100%的電氣一致性。 在本視頻中,您將看到Virtex?-7 FPGA通過24英寸背板的...
在Vivado設(shè)計(jì)套件中進(jìn)行PCIe遠(yuǎn)程調(diào)試有哪些好處
本視頻將從您介紹在Vivado設(shè)計(jì)套件中通過PCIe進(jìn)行遠(yuǎn)程調(diào)試的好處。視頻詳細(xì)解釋了在所有的硬件組件和軟件組件,以及將XVC(Xilinx虛擬電纜)功...
Xylon的新款logiVID-ZU視覺開發(fā)套件,平臺(tái)開發(fā)多樣化,有效提高開發(fā)效率
在科技發(fā)展的潮流中,我們不僅需要更好的功能,更需要更好的用戶體驗(yàn)。關(guān)于汽車我們需要自動(dòng)駕駛,關(guān)于機(jī)器人我們需要他們能夠像人類一樣能夠看清周圍的世界,關(guān)于...
了解如何描述Spartan-6 FPGA中的全局和I / O時(shí)鐘網(wǎng)絡(luò),描述時(shí)鐘緩沖器及其與I / O資源的關(guān)系,描述Spartan-6 FPGA中的DCM功能。
如何將Altera的SDC約束轉(zhuǎn)換為Xilinx XDC約束
了解如何將Altera的SDC約束轉(zhuǎn)換為Xilinx XDC約束,以及需要更改或修改哪些約束以使Altera的約束適用于Vivado設(shè)計(jì)軟件。
2018-11-27 標(biāo)簽:賽靈思設(shè)計(jì)vivado 6k 0
利用賽靈思FPGA輕松應(yīng)對(duì)內(nèi)窺鏡系統(tǒng)架構(gòu)挑戰(zhàn)
本文將對(duì)賽靈思FPGA進(jìn)行全面論述,介紹其如何幫助內(nèi)窺鏡制造商克服復(fù)雜的設(shè)計(jì)約束,生產(chǎn)出極具競爭優(yōu)勢的產(chǎn)品;如何幫助他們成功構(gòu)建外形小巧的低功耗內(nèi)窺鏡攝...
在Vivado設(shè)計(jì)套件中如何執(zhí)行IO的規(guī)劃
本視頻將指您介紹如何使用Vivado設(shè)計(jì)套件中的交互式“IO Pin Planning”和“Device Exploration”功能。具體來說,IO規(guī)...
如何創(chuàng)建具有DMA和DDR3內(nèi)存支持的先進(jìn)PCIe,千兆以太網(wǎng)設(shè)計(jì)
了解連接域特定目標(biāo)設(shè)計(jì)平臺(tái)如何使您能夠創(chuàng)建具有DMA和DDR3內(nèi)存支持的先進(jìn)PCIe,千兆以太網(wǎng)設(shè)計(jì)。
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