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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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憑借在市場中數(shù)十億的端口數(shù)量，通用串行總線 (USB) 成為實現(xiàn)主機與外設(shè)之間千兆位以下連接的首選接口。不過，由于 USB 規(guī)范有著嚴格的浪涌電流和穩(wěn)態(tài)...
2016-08-16 標簽：FPGAFPGA設(shè)計USB 4.3k 0
最近調(diào)試芯片遇到一個選擇題，需要決定數(shù)據(jù)接口的接口標準，是選用LVDS差分接口還是CMOS單端接口。
2023-06-16 標簽：CMOSFPGA設(shè)計差分信號 4.2k 0
如何使用Power Design Manager(PDM)進行功耗評估？
在基于FPGA和 SoC器件的產(chǎn)品設(shè)計過程中，從器件選擇到系統(tǒng)級電源設(shè)計、散熱設(shè)計，電源功率估算對于設(shè)計方案確定至關(guān)重要；早
2023-10-08 標簽：電源設(shè)計FPGA設(shè)計PDM 4.1k 0
FPGA開發(fā)經(jīng)驗分享：基于JESD204B的LMK04821芯片項目開發(fā)
今天給各位大俠帶來一篇項目開發(fā)經(jīng)驗分享基于JESD204B的LMK04821芯片項目開發(fā)，這是本人實打?qū)嵉捻椖块_發(fā)經(jīng)驗，希望可以給有需要的大俠提供一些參...
2020-04-21 標簽：fpgaFPGA設(shè)計寄存器 4.1k 0
一般來說，在全同步設(shè)計中，如果信號來自同一時鐘域，各模塊的輸入不需要寄存。只要滿足建立時間，保持時間的約束，可以保證在時鐘上升沿到來時，輸入信號已經(jīng)穩(wěn)定...
2017-02-11 標簽：FPGAFPGA設(shè)計全同步設(shè)計 4.1k 0
本文主要介紹verilog常用的循環(huán)語句，循環(huán)語句的用途，主要是可以多次執(zhí)行相同的代碼或邏輯。
2023-05-12 標簽：fpgaFPGA設(shè)計verilog 4k 0
技術(shù) | 復(fù)雜FPGA高效設(shè)計及優(yōu)化方法
隨著電子產(chǎn)品的集成性及復(fù)雜度呈指數(shù)型增長，加上越來越苛刻的研發(fā)周期要求，給各種設(shè)計公司提出了難題。
2019-06-27 標簽：PCBFPGA設(shè)計 4k 0
Luke Miller并非一開始就是HLS（高層次綜合）的倡導(dǎo)者。在使用早期的工具版本的時候，他似乎有過一些糟糕的經(jīng)歷。
2017-02-10 標簽：FPGAFPGA設(shè)計HLS 4k 0
基于FPGA的自適應(yīng)閾值分割算法實現(xiàn)
在圖像預(yù)處理中經(jīng)常會碰到圖像分割問題，把感興趣的目標從背景圖像中提取出來，而經(jīng)常使用的是簡單的全局閾值分割配置，用一個固定常數(shù)作為二值分割閾值，從而得到...
2021-08-23 標簽：fpgaFPGA設(shè)計算法 3.9k 0
高速信號傳輸過程中，并行傳輸因為線路同步難，抗干擾性差等缺點逐漸被串行技術(shù)取代；通過提高傳輸速率的方法，串行傳輸也可以實現(xiàn)很高的傳輸速度。
2023-06-16 標簽：轉(zhuǎn)換器FPGA設(shè)計DDR 3.9k 0
FPGA時序不收斂，會出現(xiàn)很多隨機性問題，上板測試大概率各種跑飛，而且不好調(diào)試定位原因，所以在上板測試前，先優(yōu)化時序，再上板。
2023-06-26 標簽：FPGA設(shè)計寄存器RAM 3.9k 0
FPGA設(shè)計是無情的，所以我們需要利用能獲得的任何軟件進行檢查
2023-09-20 標簽：FPGA設(shè)計仿真器SDL 3.9k 0
教你如何利用verilog輕松實現(xiàn)高分辨率DDS
上圖就是DDS的的FPGA實現(xiàn)框圖，完整的DDS還應(yīng)該在外面有DAC和低通濾波器的，然而很多時候我們是不需要這兩個的，因為上圖的DDS輸出的信號就在數(shù)字...
2023-06-28 標簽：FPGA設(shè)計ROM低通濾波器 3.9k 0
在SDR接口中，ODDR轉(zhuǎn)發(fā)時鐘（仍在時鐘樹內(nèi)），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時鐘連接ODDR的C引腳，D1固定值1&apos...
2023-06-21 標簽：FPGA設(shè)計SDRRTL 3.8k 0
m序列的verilog實現(xiàn)以及使能信號解決跨時終域問題
根據(jù)《通信原理》一書可知，m序列是最長線性反饋移位寄存器的簡稱，它產(chǎn)生的偽隨機序列的周期與其反饋移存器級數(shù)有關(guān);
2023-06-16 標簽：FPGA設(shè)計移位寄存器BPSK 3.8k 0
無論何時，在復(fù)雜的 FPGA 設(shè)計過程中，都不可避免地需要在模塊之間發(fā)送數(shù)據(jù)，實現(xiàn)這一點的常用的是 FIFO。
2022-09-20 標簽：fpgaFPGA設(shè)計數(shù)據(jù) 3.8k 0
存儲器是FPGA設(shè)計中的常用單元，對存儲器的操作，最基礎(chǔ)的就是讀寫操作，還有一種就是讀改寫操作，即先讀出存儲器中的數(shù)據(jù)，對其進行修改后，再寫入存儲器。這...
2023-09-28 標簽：fpgaFPGA設(shè)計存儲器 3.8k 0
雖然目標應(yīng)用和開發(fā)團隊的成員不同，但有些FPGA設(shè)計顯然有一些通病，使設(shè)計從工程師坐下來寫第一行HDL程序代碼時，就注定了項目失敗的命運。 在我的職業(yè)生...
2018-07-05 標簽：fpgafpga設(shè)計 3.7k 0
如何實現(xiàn)一種基于FPGA全數(shù)字高碼率QPSK調(diào)制設(shè)計？
調(diào)制信號的符號速率達到500Mbps，根據(jù)奈奎斯特采樣定理，DA的采樣頻率采用2Gbps。
2023-09-22 標簽：濾波器FPGA設(shè)計調(diào)制解調(diào)器 3.7k 0
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