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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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當(dāng)AI遇上FPGA會(huì)產(chǎn)生怎樣的反應(yīng)
機(jī)器在ImageNet中圖像識(shí)別錯(cuò)誤率達(dá)到了3.5%,遠(yuǎn)遠(yuǎn)超出了人類平均的5.1%。在越來(lái)越多的領(lǐng)域,AI已經(jīng)擁有了超越人類的能力,比如象棋、圍棋,比如...
從幾個(gè)方面為穩(wěn)壓器選擇和實(shí)現(xiàn)提供指南
引言:面向收發(fā)器 (SERDES) FPGA 的PDN設(shè)計(jì)對(duì)電源有嚴(yán)格的要求,需要干凈的電壓源。雖然低功耗應(yīng)用中通常采用低泄漏 (LDO) 線性穩(wěn)壓器,...
驗(yàn)證IP:芯片設(shè)計(jì)驗(yàn)證的重要組成部分
在仿真平臺(tái)中,VIP 不應(yīng)與特定的仿真器綁定。在仿真平臺(tái)中,不應(yīng)將 VIP 綁定到仿真器。同樣,VIP 不應(yīng)與特定的正式
FPGA基礎(chǔ)學(xué)習(xí)IIC協(xié)議驅(qū)動(dòng)設(shè)計(jì)詳解
本系列將帶來(lái)FPGA的系統(tǒng)性學(xué)習(xí),從最基本的數(shù)字電路基礎(chǔ)開始,最詳細(xì)操作步驟,最直白的言語(yǔ)描述,手把手的“傻瓜式”講解,讓電子、信息、通信類專業(yè)學(xué)生、初...
工程師在設(shè)計(jì)過(guò)程中,經(jīng)常需要一定的創(chuàng)造力(你不妨稱之為數(shù)字管道膠帶)才能夠保證設(shè)計(jì)的順利完成。過(guò)去8年時(shí)間里,我曾經(jīng)目睹許多優(yōu)秀工程師利用這一方法出色地完成了許
2010-12-11 標(biāo)簽:FPGA 3.5k 0
電子發(fā)燒友聯(lián)合高云半導(dǎo)體共同舉辦FPGA設(shè)計(jì)大賽!
——FPGA 是半導(dǎo)體行業(yè)的萬(wàn)能芯片,開發(fā)芯片的芯片! 是半導(dǎo)體行業(yè)最具挑戰(zhàn)性的開發(fā)領(lǐng)域之一! 現(xiàn)如今,F(xiàn)PGA已經(jīng)由最開始的膠合邏輯,實(shí)現(xiàn)接口擴(kuò)展等基...
2021-05-12 標(biāo)簽:fpgaFPGA設(shè)計(jì)電子發(fā)燒友 3.5k 0
為FPGA工程師節(jié)省十倍開發(fā)時(shí)間
一般來(lái)說(shuō),解決時(shí)序問(wèn)題的方式無(wú)非是修改設(shè)計(jì)源代碼,并手動(dòng)進(jìn)行優(yōu)化。這看起來(lái)雖然可行,事實(shí)上并不高效,甚至是徒勞無(wú)益的。因?yàn)樾薷臅r(shí)很可能會(huì)引入新的Bug,...
2015-01-04 標(biāo)簽:FPGA時(shí)序設(shè)計(jì)InTime 3.5k 0
基于FPGA的時(shí)間間隔測(cè)量模塊設(shè)計(jì)
介紹一種基于FPGA技術(shù)的時(shí)間間隔測(cè)量方法,通過(guò)分析FPGA的主要技術(shù)優(yōu)勢(shì)及其在工業(yè)控制領(lǐng)域中所處的重要地位,給出設(shè)計(jì)時(shí)間間隔測(cè)量模塊所選用的FPGA器...
2011-10-13 標(biāo)簽:FPGA 3.5k 1
FPGA在深度學(xué)習(xí)上有什么應(yīng)用
機(jī)器學(xué)習(xí)對(duì)日常生活影響深遠(yuǎn)。無(wú)論是在上點(diǎn)擊個(gè)性化推薦內(nèi)容、在智能手機(jī)上使用語(yǔ)音溝通,或利用面部識(shí)別技術(shù)來(lái)拍照,都用到了某種形式的人工智能技術(shù)。
2019-10-08 標(biāo)簽:fpga人工智能深度學(xué)習(xí) 3.5k 0
關(guān)于迷你無(wú)人機(jī)的性能分析和未來(lái)的發(fā)展分析
同時(shí),高通的技術(shù)成熟,方案使用起來(lái)容易,但留給創(chuàng)業(yè)者的創(chuàng)新空間就有限了,比如大疆基于FPGA架構(gòu)可以開發(fā)出像精靈4 Pro多達(dá)7~8個(gè)避障探頭的運(yùn)算。依...
2019-10-25 標(biāo)簽:fpga飛行器無(wú)人機(jī) 3.5k 0
探究關(guān)于FPGA的DDS設(shè)計(jì)方案
基于FPGA的DDS設(shè)計(jì)方案1 DDS技術(shù)簡(jiǎn)介隨著電子技術(shù)的不斷發(fā)展,傳統(tǒng)的頻率合成技術(shù)逐漸不能滿足人們對(duì)于頻率轉(zhuǎn)換速度、頻率分辨率等方面的追求,直接數(shù)...
FPGA開發(fā)中按鍵消抖與單脈沖發(fā)生器電路 FPGA開發(fā)中常用到單脈沖發(fā)生器。一些文章介紹過(guò)產(chǎn)生單脈沖的電路,產(chǎn)生的單脈沖脈寬和相位都不能與時(shí)鐘同步,只能用在
3月21日,由FPGA與可編程SoC的革新者京微雅格(北京)科技有限公司與北京郵電大學(xué)信息光子學(xué)與光通信研究院研究生會(huì)共同舉辦的2013年企業(yè)進(jìn)校園活動(dòng)...
2018-02-01 標(biāo)簽:FPGA 3.5k 0
國(guó)微思爾芯S2C成為英特爾FPGA中國(guó)創(chuàng)新中心的深度合作伙伴
未來(lái),英特爾FPGA中國(guó)創(chuàng)新中心愿以本身所擁有的英特爾軟硬件資源優(yōu)勢(shì),依托運(yùn)營(yíng)方海云捷迅科技有限公司在開源云計(jì)算領(lǐng)域的深耕與貢獻(xiàn),與更多企業(yè)開展更多形式...
關(guān)于FPGA在網(wǎng)絡(luò)架構(gòu)中的意義分析介紹
我們看到,當(dāng)數(shù)據(jù)包為定長(zhǎng)512字節(jié)時(shí),關(guān)閉流量整形功能后,高優(yōu)先級(jí)流量和低優(yōu)先級(jí)流量都沒(méi)有損失,各為60Gbps(對(duì)應(yīng)每個(gè)用戶的實(shí)際流量為5Mbps高優(yōu)...
2019-09-04 標(biāo)簽:fpga網(wǎng)絡(luò)智能網(wǎng)卡 3.5k 0
e絡(luò)盟社區(qū)啟動(dòng)FPGA暑期活動(dòng)
FPGA暑期活動(dòng)將通過(guò)專題討論會(huì)、培訓(xùn)課程、網(wǎng)絡(luò)研討會(huì)、產(chǎn)品測(cè)試來(lái)幫助社區(qū)成員獲取有關(guān)基礎(chǔ)組件的專業(yè)知識(shí)并將設(shè)置抽獎(jiǎng)活動(dòng)
賽靈思推出ZynqRFSoC DFE,四大特點(diǎn)滿足5G復(fù)雜需求
為了滿足不斷演進(jìn)的5G NR無(wú)線應(yīng)用標(biāo)準(zhǔn)和5G多樣化的需求,賽靈思推出 ZynqRFSoC DFE。
FPGA開發(fā)流程:詳解每一環(huán)節(jié)的物理含義和實(shí)現(xiàn)目標(biāo)
FPGA的開發(fā)流程是遵循著ASIC的開發(fā)流程發(fā)展的,發(fā)展到目前為止,F(xiàn)PGA的開發(fā)流程總體按照?qǐng)D1進(jìn)行,有些步驟可能由于其在當(dāng)前項(xiàng)目中的條件的寬度的允許...
FPGA/CPLD架構(gòu)、工作原理及應(yīng)用實(shí)現(xiàn)
左側(cè)是乘積項(xiàng)陣列,實(shí)際就是一個(gè)與或陣列,每一個(gè)交叉點(diǎn)都是一個(gè)可編程 熔絲,如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。后面的乘積項(xiàng)選擇矩陣是一個(gè)“或”陣列。兩者一起完成...
基于紫光同創(chuàng)FPGA的EtherCAT通訊方案
突如其來(lái)的疫情,對(duì)于產(chǎn)業(yè)鏈更是帶來(lái)巨大的影響。隨著疫情在全球范圍內(nèi)的大肆蔓延,可以預(yù)見今后一段時(shí)間內(nèi),疫情防控仍然面臨嚴(yán)峻挑戰(zhàn)。
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