淺談Verilog HDL代碼編寫風格

消失了好久，沒有寫文章，也沒有做筆記，因為最近再趕一個比賽，時間很緊，昨天周六終于結(jié)束了，所以趁著周末這會兒有時間，寫點東西，記錄下來。首先我學習FPG...

2023-11-20 標簽：fpgaVerilogHDL 1.6k 0

把HDL模塊用NGC格式加密并在其他項目中調(diào)用

前面創(chuàng)新網(wǎng)網(wǎng)友Ricky Su發(fā)了篇博文《 說說FPGA中的黑盒子（BlackBox）》，學習了感覺很好用，最近在網(wǎng)上又找到一篇講該方面內(nèi)容的文章，感覺...

2017-02-11 標簽：HDLNGC 1.5k 0

SpinalHDL BlackBox時鐘與復位

在SpinalHDL中使用之前已有的Verilog等代碼的時候需要將這些代碼包在一個BlackBox里面，但是如果這些代碼里面有時鐘和復位，我們需要怎么...

2023-05-04 標簽：Verilog時鐘HDL 1.5k 0

FPGA系統(tǒng)規(guī)劃的簡化流程

數(shù)據(jù)接口的同步在 FPGA/CPLD 設(shè)計中一個常見問題。很多設(shè)計工作不穩(wěn)定都是源于數(shù)據(jù)接口的同步問題。

2024-02-21 標簽：fpgacpld寄存器 1.5k 0

大規(guī)模硬件仿真系統(tǒng)的編譯挑戰(zhàn)

引言隨著集成電路設(shè)計復雜度的不斷提升，硬件仿真系統(tǒng)在現(xiàn)代芯片設(shè)計流程中扮演著越來越重要的角色。基于FPGA（現(xiàn)場可編程門陣列）的商用硬件仿真系統(tǒng)因其靈活...

2025-03-31 標簽：集成電路硬件HDL 1.5k 0

用ChatGPT設(shè)計了一顆芯片

現(xiàn)代硬件設(shè)計始于以自然語言提供的規(guī)范。然后，在綜合電路元件之前，硬件工程師將其翻譯成適當?shù)挠布枋稣Z言（HDL），例如Verilog。自動翻譯可以減少工...

2023-06-19 標簽：芯片集成電路Verilog 1.5k 0

Verilog HDL簡明教程(2)

模塊是Verilog 的基本描述單位，用于描述某個設(shè)計的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。

2017-02-11 標簽：VerilogHDL 1.5k 0

PADS Professional的FPGA-PCB協(xié)同設(shè)計模塊

如今，F(xiàn)PGA 功能強大且管腳數(shù)目極大，可為工程師提供大量機會來提升特性和功能，同時還能降低產(chǎn)品成本。隨著復雜度增加，將這些器件集成到印刷電路板也成為了...

2023-09-21 標簽：fpgapcbHDL 1.4k 0

芯片開發(fā)的驗證調(diào)試工具為何需要一場革命呢？

驗證調(diào)試是辛苦活兒。除錯（debug）要先找出錯誤，但錯誤通常只在特定場景下才能復現(xiàn)，當工藝演進到5納米及以下，超大芯片集成度動輒超過百億晶體管時，遍歷...

2024-01-09 標簽：處理器eda晶體管 1.4k 0

Vivado HLS能否取代HDL開發(fā)

大多數(shù)FPGA程序員認為，高級工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價"。但是這總是真的嗎？

2023-06-27 標簽：fpgaVerilogHDL 1.3k 0

FPGA設(shè)計原則總結(jié)

這里的面積指一個設(shè)計消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對于 FPGA 可以用消耗的 FF(觸發(fā)器)和 LUT(查找表)來衡量，更一般的衡量方式...

2023-05-04 標簽：fifoVerilogHDL 1.1k 0

SpinalHDL入坑之旅

可以下載scala的安裝包，然后進行安裝，方式如下：（但我沒有安裝成功） scala下載地址：必須要安裝2.11.xx，這里我們安裝2.11.12...

2023-05-05 標簽：HDLscala 1.1k 0

自動化構(gòu)建環(huán)境在FPGA設(shè)計中的應(yīng)用

為了加快實現(xiàn) FPGA 構(gòu)建環(huán)境的自動化（如用于持續(xù)集成 (CI)），并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計結(jié)果，Missing Link Elec...

2024-02-20 標簽：fpgaHDLTCL 1.1k 0