verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

基于FPGA的自適應(yīng)閾值分割算法實(shí)現(xiàn)

在圖像預(yù)處理中經(jīng)常會(huì)碰到圖像分割問題，把感興趣的目標(biāo)從背景圖像中提取出來，而經(jīng)常使用的是簡單的全局閾值分割配置，用一個(gè)固定常數(shù)作為二值分割閾值，從而得到...

2021-08-23 標(biāo)簽：fpga FPGA設(shè)計(jì)算法 3.9k 0

一文詳解Verilog表達(dá)式

表達(dá)式由操作符和操作數(shù)構(gòu)成，其目的是根據(jù)操作符的意義得到一個(gè)計(jì)算結(jié)果。表達(dá)式可以在出現(xiàn)數(shù)值的任何地方使用。

2023-05-29 標(biāo)簽：寄存器存儲(chǔ)器 Verilog 3.9k 0

使用Verilog硬件描述語言練習(xí)加法器設(shè)計(jì)

半加器是由一個(gè)異或門和一個(gè)與門連接而成的組合邏輯電路。半加器電路有兩個(gè)輸入：A 和 B，它們將兩個(gè)輸入數(shù)字相加并產(chǎn)生一個(gè)進(jìn)位和一個(gè)和。

2022-10-26 標(biāo)簽：Verilog HDL 加法器 3.9k 0

在沒有綜合工具情況下，如何設(shè)計(jì)數(shù)字電路？

雖然在FPGA中，利用綜合工具來可以將VHDL或者Verilog代碼轉(zhuǎn)化成電路。但是作為FPGA工程師而言，在沒有綜合工具的情況下，如何設(shè)計(jì)出數(shù)字電路呢...

2020-06-17 標(biāo)簽：fpga Verilog 數(shù)字電路 3.9k 0

X態(tài)如何通過RTL級(jí)和門級(jí)仿真模型中的邏輯進(jìn)行傳播呢？

在Verilog中，IC設(shè)計(jì)工程師使用RTL構(gòu)造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準(zhǔn)確地為硬件行為建模。

2023-04-20 標(biāo)簽：IC設(shè)計(jì)Verilog RTL 3.9k 0

Verilog HDL中常用預(yù)編譯命令介紹

`timescale命令用于在文件中指明時(shí)間單位和時(shí)間精度，通常在對(duì)文件進(jìn)行仿真時(shí)體現(xiàn)。EDA工具可以支持在一個(gè)設(shè)計(jì)中可根據(jù)仿真需要在不同模塊里面指定不...

2022-03-15 標(biāo)簽：仿真 Verilog eda 3.9k 0

FPGA技術(shù)之Verilog語法基本概念

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱為模塊。Verilo...

2022-12-08 標(biāo)簽：fpga Verilog Verilog HDL 3.8k 0

unpacked數(shù)組和packed數(shù)組的主要區(qū)別

unpacked數(shù)組和packed數(shù)組的主要區(qū)別是unpacked數(shù)組在物理存儲(chǔ)時(shí)不能保證連續(xù)，而packed數(shù)組則能保證在物理上連續(xù)存儲(chǔ)。

2022-10-18 標(biāo)簽：存儲(chǔ)Verilog 數(shù)組 3.8k 0

Verilog/FPGA開源項(xiàng)目介紹

脈沖神經(jīng)網(wǎng)絡(luò)（ Spiking neural network-SNN ）是更接近自然神經(jīng)網(wǎng)絡(luò)的人工神經(jīng)網(wǎng)絡(luò)。

2022-07-03 標(biāo)簽：fpga 神經(jīng)網(wǎng)絡(luò)Verilog 3.8k 0

基于FPGA的輕量級(jí)CAN總線控制器

ISO11898 定義了通信速率為 125 kbps～1 Mbps 的高速 CAN 通信標(biāo)準(zhǔn)，屬于閉環(huán)總線，傳輸速率可達(dá)1Mbps，總線長度 ≤ 40米。

2024-01-05 標(biāo)簽：fpga CAN總線 CAN通信 3.8k 0

數(shù)字電路設(shè)計(jì)有哪些仿真驗(yàn)證流程

數(shù)字電路設(shè)計(jì)的仿真驗(yàn)證流程是確保設(shè)計(jì)能夠正確運(yùn)行的重要步驟之一。在現(xiàn)代電子設(shè)備中，數(shù)字電路被廣泛應(yīng)用于各種應(yīng)用領(lǐng)域，如計(jì)算機(jī)、通信設(shè)備、汽車電子等等。因...

2024-01-02 標(biāo)簽：汽車電子 Verilog 數(shù)字電路 3.8k 0

SystemVerilog的隨機(jī)約束方法

上一篇文章《暗藏玄機(jī)的SV隨機(jī)化》介紹了SystemVerilog的各種隨機(jī)化方法，本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法（con...

2023-09-24 標(biāo)簽：仿真器 Verilog System 3.8k 0

什么是程序塊

程序塊是編程語句的容器。程序塊的主要目的是控制何時(shí)應(yīng)執(zhí)行編程語句，例如每當(dāng)時(shí)鐘上升沿出現(xiàn)時(shí)，或每當(dāng)信號(hào)或總線改變值時(shí)。SystemVerilog有兩種主...

2023-02-09 標(biāo)簽：Verilog System 容器 3.7k 0

淺談System Verilog的DPI機(jī)制

System Verilog(SV)把其他編程語言統(tǒng)一成為外語，F(xiàn)oreign Programming Language（FPL）。

2023-05-23 標(biāo)簽：Verilog C語言 VCS 3.7k 0

數(shù)字硬件建模SystemVerilog-按位運(yùn)算符

經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。

2022-08-12 標(biāo)簽：Verilog 按位運(yùn)算符 3.7k 0

SystemVerilog中的fork-join_none

fork-join_none和fork-join、fork-join_any的區(qū)別一樣在于進(jìn)程退出機(jī)制以及對(duì)于父進(jìn)程的影響。

2022-12-12 標(biāo)簽：Verilog System 進(jìn)程 3.7k 0

FPGA的Verilog代碼編寫規(guī)范

　　注：以R起頭的是對(duì)編寫Verilog代碼的IP設(shè)計(jì)者所做的強(qiáng)制性規(guī)定，以G起頭的條款是建議采用的規(guī)范。每個(gè)設(shè)計(jì)者遵守本規(guī)范可鍛煉命名規(guī)范性。

2023-08-15 標(biāo)簽：fpga Verilog RTL 3.6k 0

Verilog最常用的2種數(shù)據(jù)類型

Verilog 最常用的 2 種數(shù)據(jù)類型就是線網(wǎng)（wire）與寄存器（reg），其余類型可以理解為這兩種數(shù)據(jù)類型的擴(kuò)展或輔助。

2023-05-29 標(biāo)簽：寄存器 ROM RAM 3.6k 0

正點(diǎn)原子開拓者FPGA：Verilog程序框架

Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這...

2019-09-09 標(biāo)簽：fpga 監(jiān)控 verilog 3.6k 0

基于Verilog的PS/2接口控制程序

通過Verilog編程實(shí)現(xiàn)在紅色颶風(fēng)II代Xilinx開發(fā)板上面實(shí)現(xiàn)對(duì)鍵盤、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤輸入的數(shù)據(jù)在LCD上面顯...

2017-11-22 標(biāo)簽：verilog rs232 3.6k 0

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Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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