verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

如何使用verilog參數(shù)和generate語句來編寫可重用的verilog代碼？

與大多數(shù)編程語言一樣，我們應(yīng)該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項(xiàng)目的開發(fā)時(shí)間，因?yàn)槲覀兛梢愿p松地將代碼從一個(gè)設(shè)計(jì)移植到另一個(gè)設(shè)計(jì)。

2023-05-08 標(biāo)簽：Verilog 計(jì)數(shù)器編程語言 2.5k 0

如何用vcs+verdi仿真Verilog文件并查看波形呢？

我們以一個(gè)簡(jiǎn)單的加法器為例，來看下如何用vcs+verdi仿真Verilog文件并查看波形。

2023-05-08 標(biāo)簽：Verilog 加法器 VCS 8k 0

用AI來寫Verilog代碼能行嗎

最近ChatGPT大火，成功破圈，到底是什么？怎么使用？簡(jiǎn)單說，它是一個(gè)模型，一個(gè)語言模型！ **它是以對(duì)話方式與人進(jìn)行交互的AI語言模型...

2023-05-05 標(biāo)簽：Verilog AI 代碼 1.4k 0

systemverilog隨機(jī)約束implication的概率分析

在此設(shè)計(jì)三種不同的隨機(jī)先后順序，分析x和y取值的其概率分布。

2023-05-04 標(biāo)簽：仿真器 Verilog 2.2k 0

FPGA設(shè)計(jì)原則總結(jié)

這里的面積指一個(gè)設(shè)計(jì)消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對(duì)于 FPGA 可以用消耗的 FF(觸發(fā)器)和 LUT(查找表)來衡量，更一般的衡量方式...

2023-05-04 標(biāo)簽：fifo Verilog HDL 1.1k 0

SpinalHDL BlackBox時(shí)鐘與復(fù)位

在SpinalHDL中使用之前已有的Verilog等代碼的時(shí)候需要將這些代碼包在一個(gè)BlackBox里面，但是如果這些代碼里面有時(shí)鐘和復(fù)位，我們需要怎么...

2023-05-04 標(biāo)簽：Verilog 時(shí)鐘 HDL 1.5k 0

Windows上使用iverilog+gtkwave仿真

使用Verilog編寫好了功能模塊以及對(duì)應(yīng)的testbench之后，一般需要對(duì)其功能進(jìn)行仿真測(cè)試。由于工作場(chǎng)合、必須使用正版軟件，然而ModelSim的...

2023-04-28 標(biāo)簽：仿真 WINDOWS Verilog 5.1k 0

仿真時(shí)為什么頂層不例化

示例中，在頂層top_tb中例化了兩個(gè)module（h1和h2），例化名分別是top_tb和u2，其中h1中又例化了h2，也就是h2在頂層top_tb和...

2023-04-28 標(biāo)簽：仿真 Verilog 變量 2.2k 0

不同的Verilog代碼功耗與面積(PPA)差距能有多大？

ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區(qū)別是多打了一拍。

2023-04-26 標(biāo)簽：Verilog RTL Verilog語言 3.3k 0

verilog向量的部分選擇

最近在看verilog代碼時(shí)發(fā)現(xiàn)如下寫法a[x*2+:4]這樣的寫法，后來花了一點(diǎn)時(shí)間了解到，該寫法稱為向量的部分選擇，還語法在verilog-2001...

2023-04-25 標(biāo)簽：Verilog 2.6k 0

基于Verilog的分?jǐn)?shù)分頻電路設(shè)計(jì)

上一篇文章時(shí)鐘分頻系列——偶數(shù)分頻/奇數(shù)分頻/分?jǐn)?shù)分頻，IC君介紹了各種分頻器的設(shè)計(jì)原理，其中分?jǐn)?shù)分頻器較為復(fù)雜，這一篇文章IC君再跟大家聊聊分?jǐn)?shù)分頻的...

2023-04-25 標(biāo)簽：電路設(shè)計(jì)分頻器 Verilog 2.7k 0

偶數(shù)分頻/奇數(shù)分頻/分?jǐn)?shù)分頻詳解

　時(shí)鐘分頻電路(分頻器)在IC設(shè)計(jì)中經(jīng)常會(huì)用到，其目的是產(chǎn)生不同頻率的時(shí)鐘，滿足系統(tǒng)的需要。比如一個(gè)系統(tǒng)，常規(guī)操作都是在1GHz時(shí)鐘下完成，突然要執(zhí)行...

2023-04-25 標(biāo)簽：分頻器 Verilog 時(shí)鐘 1.1萬 0

FPGA學(xué)習(xí)經(jīng)驗(yàn)總結(jié)

從大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間，至今記得當(dāng)初第一次在EDA實(shí)驗(yàn)平臺(tái)上完成數(shù)字秒表、搶答器、密碼鎖等實(shí)驗(yàn)時(shí)那個(gè)興奮勁。當(dāng)時(shí)由于沒有接觸...

2023-04-23 標(biāo)簽：fpga Verilog eda 1.8k 0

fpga串口通信的verilog驅(qū)動(dòng)編程解析

串口的全程為串行接口，也稱為串行通信接口，是采用串行通信方式的擴(kuò)展接口。與串口對(duì)應(yīng)的并行接口，例如高速AD和DA，

2023-04-21 標(biāo)簽：fpga 并行接口 Verilog 1.5k 0

X態(tài)如何通過RTL級(jí)和門級(jí)仿真模型中的邏輯進(jìn)行傳播呢？

在Verilog中，IC設(shè)計(jì)工程師使用RTL構(gòu)造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準(zhǔn)確地為硬件行為建模。

2023-04-20 標(biāo)簽：IC設(shè)計(jì)Verilog RTL 3.8k 0

Interface端口的概念介紹

SystemVerilog Interface是modport的一種，但比簡(jiǎn)單的輸入、輸出或輸入輸出端口的功能更多。

2023-04-19 標(biāo)簽：AMBA總線 Verilog RTL 3k 0

搞芯片怎么能不懂perl語言呢？

各位ICer在工作的過程當(dāng)中，無論是前后端，都會(huì)使用各種常見的腳本語言如：shell，python，perl，tcl等等用于文件的處理，case測(cè)試，工...

2023-04-18 標(biāo)簽：Verilog TCL python 2k 0

基于FPGA的按鍵檢測(cè)設(shè)計(jì)

在電子產(chǎn)品中我們會(huì)經(jīng)常用到按鍵，比如電腦的鍵盤，手機(jī)的按鍵等等，按鍵就是人機(jī)交互的一種工具。本文使用 FPGA 程序來檢測(cè)與按鍵對(duì)應(yīng)的 I/O口的電平...

2023-04-18 標(biāo)簽：fpga 電子產(chǎn)品 led燈 3.1k 0

如何在verilog中使用If語句和case語句？

我們?cè)谏弦黄恼轮幸呀?jīng)看到了如何使用程序塊（例如 always 塊來編寫按順序執(zhí)行的 verilog 代碼。

2023-04-18 標(biāo)簽：Verilog 編程語言觸發(fā)器 7k 0

Verilog中循環(huán)語句簡(jiǎn)介

在這篇文章中，我們討論了可以在verilog中使用的不同類型的循環(huán) - for循環(huán)，while循環(huán)，forever循環(huán)和repeat循環(huán)。

2023-04-15 標(biāo)簽：Verilog 時(shí)鐘代碼 4.5k 0

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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