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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

Verilog并行FIR濾波器設(shè)計(jì)

FIR（Finite Impulse Response）濾波器是一種有限長單位沖激響應(yīng)濾波器，又稱為非遞歸型濾波器。FIR 濾波器具有嚴(yán)格的線性相頻特性...

2023-03-27 標(biāo)簽：濾波器寄存器 FIR 1.7k 0

Verilog除法器設(shè)計(jì)

取被除數(shù)的高幾位數(shù)據(jù)，位寬和除數(shù)相同（實(shí)例中是 3bit 數(shù)據(jù)）。

2023-03-27 標(biāo)簽：數(shù)據(jù)流水線 Verilog 1.5k 0

SystemVerilog中線程常用的精細(xì)化控制方法

在計(jì)算機(jī)中存在進(jìn)程和線程的概念，其中進(jìn)程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進(jìn)程的一個(gè)執(zhí)行單元，是比進(jìn)程還要小的獨(dú)立運(yùn)行的基本單...

2023-03-27 標(biāo)簽：計(jì)算機(jī)Verilog UVM 2.2k 0

進(jìn)程(線程)精細(xì)化控制中方法的使用

2023-03-26 標(biāo)簽：計(jì)算機(jī)Verilog 程序 1.2k 0

FPGA設(shè)計(jì)中的反饋路徑可以怎么優(yōu)化呢？

在FPGA設(shè)計(jì)中，我們可能會(huì)碰到這樣的路徑，如下圖所示。圖中兩個(gè)輸入數(shù)據(jù)為64位，寄存一拍后給到二選一MUX的數(shù)據(jù)輸入端

2023-03-24 標(biāo)簽：FPGA設(shè)計(jì)寄存器 Verilog 2.3k 0

FPGA的原理與結(jié)構(gòu) 如何快速上手Verilog HDL?

FPGA的原理是基于SRAM的查找表結(jié)構(gòu)。通俗的講就是：可以將FPGA看做是一片SRAM，利用開發(fā)工具軟件計(jì)算出所有的輸入組合排列對應(yīng)的輸出結(jié)果，然后將...

2023-03-24 標(biāo)簽：fpga Verilog HDL 764 0

size()和$size這兩種方式有什么樣的區(qū)別呢？

在使用SystemVerilog或者UVM進(jìn)行編碼的過程中，經(jīng)常會(huì)用到數(shù)組（包括隊(duì)列等），經(jīng)常需要對這些數(shù)組進(jìn)行遍歷

2023-03-23 標(biāo)簽：Verilog UVM 4.1k 0

verilog中的task用法

任務(wù)就是一段封裝在“task-endtask”之間的程序。任務(wù)是通過調(diào)用來執(zhí)行的，而且只有在調(diào)用時(shí)才執(zhí)行，如果定義了任務(wù)，但是在整個(gè)過程中都沒有調(diào)用它，...

2023-03-23 標(biāo)簽：Verilog 端口程序 2.2k 0

如何構(gòu)建一款先進(jìn)的數(shù)字仿真器？

數(shù)字仿真器（Simulator）是一種大型EDA工業(yè)軟件，是數(shù)字驗(yàn)證領(lǐng)域的基礎(chǔ)工具之一，也是為數(shù)不多的簽核（sign-off）級工具。

2023-03-22 標(biāo)簽：EDA工具仿真器 Verilog 1.5k 0

FPGA入門之信號類型

Verilog HDL 的信號類型有很多種，主要包括兩種數(shù)據(jù)類型：線網(wǎng)類型(net type) 和寄存器類型（ reg type）。在進(jìn)行工程設(shè)計(jì)的過程...

2023-03-21 標(biāo)簽：寄存器數(shù)據(jù)Verilog 2.3k 0

FPGA入門之模塊結(jié)構(gòu)

模塊（ module）是 Verilog 的基本描述單位，是用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及與其他模塊通信的外部端口。模塊在概念上可等同一個(gè)器件...

2023-03-21 標(biāo)簽：模塊 cpu Verilog 2.7k 0

FPGA中何時(shí)用組合邏輯或時(shí)序邏輯

數(shù)字邏輯電路分為組合邏輯電路和時(shí)序邏輯電路。時(shí)序邏輯電路是由組合邏輯電路和時(shí)序邏輯器件構(gòu)成（觸發(fā)器），即數(shù)字邏輯電路是由組合邏輯和時(shí)序邏輯器件構(gòu)成。

2023-03-21 標(biāo)簽：fpga Verilog 組合邏輯 1.5k 0

Verilog HDL之步進(jìn)電機(jī)驅(qū)動(dòng)控制

步進(jìn)電機(jī)的用途還是非常廣泛的，目前打印機(jī)，繪圖儀，機(jī)器人等等設(shè)備都以步進(jìn)電機(jī)為動(dòng)力核心。那么，下面我們就了解下什么是步進(jìn)電機(jī)，它是怎么控制的。

2023-03-17 標(biāo)簽：電動(dòng)機(jī)步進(jìn)電機(jī)Verilog 1.5k 0

SystemVerilog中“軟約束”與“硬約束”的應(yīng)用示例

示例中采用的是“硬約束”，因?yàn)槎x在類中的約束與隨機(jī)時(shí)指定的內(nèi)嵌約束“矛盾”，所以導(dǎo)致約束解析器解析隨機(jī)失敗，即“硬約束”要求所有相關(guān)的約束條件不能互相...

2023-03-15 標(biāo)簽：Verilog System 7.3k 0

讓ChatGPT跑個(gè)VCS仿真真的能實(shí)現(xiàn)嗎？

讓ChatGPT偽裝成Linux終端。然后把執(zhí)行指令和你告訴它的話區(qū)別開來，這里用{}代表告訴它的話，而不帶{}統(tǒng)統(tǒng)是Linux指令。

2023-03-15 標(biāo)簽：Linux Verilog VCS 2.4k 0

IC驗(yàn)證中的打包思想簡析

System Verilog（SV）語言的Class本身就帶有“打包”的基因。眾所周知，SV語言的很多特性是派生自C++語言的。

2023-03-15 標(biāo)簽：IC設(shè)計(jì)Verilog C++語言 1.5k 0

在FPGA設(shè)計(jì)中怎么應(yīng)用ChatGPT？

科技即生產(chǎn)力，最近，OpenAI 發(fā)布了 ChatGPT，在各大論壇和許多網(wǎng)站上受到了廣泛關(guān)注，ChatGPT是由 OpenAI 提出的大型預(yù)訓(xùn)練語言模...

2023-03-14 標(biāo)簽：fpga Verilog 代碼 2.7k 0

編寫一個(gè)創(chuàng)建模塊dut實(shí)例的測試平臺

編寫一個(gè)創(chuàng)建模塊dut實(shí)例（具有任何實(shí)例名稱）的測試平臺，并創(chuàng)建一個(gè)時(shí)鐘信號來驅(qū)動(dòng)模塊的clk輸入。時(shí)鐘周期為 10 ps。時(shí)鐘應(yīng)初始化為零，其第一個(gè)轉(zhuǎn)...

2023-03-13 標(biāo)簽：Verilog HDL 時(shí)鐘信號 2.3k 0

FPGA設(shè)計(jì)總結(jié)十五條

Verilog作為一種HDL語言，對系統(tǒng)行為的建模方式是分層次的。比較重要的層次有系統(tǒng)級（system）、算法級（Algorithm）、寄存器傳輸級（R...

2023-03-06 標(biāo)簽：fpga Verilog HDL 1.6k 0

一些有趣的數(shù)組相關(guān)的SystemVerilog約束

我們在工作中常常會(huì)針對數(shù)組施加各式的約束，下面列舉一下有趣的Systemverilog數(shù)組約束示例。

2023-03-08 標(biāo)簽：Verilog System 代碼 1.8k 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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