Verilog定位手段

在IC設(shè)計(jì)中，進(jìn)行需要對(duì)關(guān)鍵信號(hào)的特定狀態(tài)進(jìn)行計(jì)數(shù)，方便debug時(shí)進(jìn)行狀態(tài)判斷。如對(duì)流控、反壓等信號(hào)進(jìn)行計(jì)數(shù)。有時(shí)候需要進(jìn)行判斷，是高電平計(jì)數(shù)還是低電平計(jì)數(shù)。

2022-11-01 標(biāo)簽：Verilog定位dma 911 0

異步FIFO之Verilog代碼實(shí)現(xiàn)案例

同步FIFO的意思是說(shuō)FIFO的讀寫(xiě)時(shí)鐘是同一個(gè)時(shí)鐘，不同于異步FIFO，異步FIFO的讀寫(xiě)時(shí)鐘是完全異步的。同步FIFO的對(duì)外接口包括時(shí)鐘，清零，讀請(qǐng)...

2022-11-01 標(biāo)簽：dsp單片機(jī)fifo 2.6k 0

systemverilog和verilog的區(qū)別

隊(duì)列同樣可以保存類對(duì)象，這在驗(yàn)證環(huán)境中是非常有用的，下面是一個(gè)例子。

2022-11-01 標(biāo)簽：VerilogSystem隊(duì)列 3.1k 0

IC設(shè)計(jì)知識(shí)點(diǎn)：verilog定位手段之關(guān)鍵信號(hào)統(tǒng)計(jì)

在IC設(shè)計(jì)中，進(jìn)行需要對(duì)關(guān)鍵信號(hào)的特定狀態(tài)進(jìn)行計(jì)數(shù)，方便debug時(shí)進(jìn)行狀態(tài)判斷。如對(duì)流控、反壓等信號(hào)進(jìn)行計(jì)數(shù)。有時(shí)候需要進(jìn)行判斷，是高電平計(jì)數(shù)還是低電平計(jì)數(shù)。

2022-10-31 標(biāo)簽：IC設(shè)計(jì)Verilog 1.6k 0

SpinalHDL語(yǔ)法篇之Bool類型

作為SpinalHDL語(yǔ)法篇的第一節(jié)，我們也從最簡(jiǎn)單的開(kāi)始。

2022-10-31 標(biāo)簽：VerilogHDL 1.9k 0

SystemVerilog中的關(guān)聯(lián)數(shù)組

關(guān)聯(lián)數(shù)組實(shí)際上是一種查找表，內(nèi)存空間直到被使用時(shí)才會(huì)分配，每個(gè)數(shù)據(jù)項(xiàng)都會(huì)有一個(gè)特定的“鍵（索引）”，索引的類型不局限于整型。

2022-10-31 標(biāo)簽：VerilogSystem數(shù)組 4.9k 0

SystemVerilog中的操作方法

SystemVerilog提供了幾個(gè)內(nèi)置方法來(lái)支持?jǐn)?shù)組搜索、排序等功能。

2022-10-31 標(biāo)簽：VerilogSystem數(shù)組 4.4k 0

SystemVerilog中的隊(duì)列

隊(duì)列是大小可變的有序集合，隊(duì)列中元素必須是同一個(gè)類型的。隊(duì)列支持對(duì)其所有元素的訪問(wèn)以及在隊(duì)列的開(kāi)始或結(jié)束處插入和刪除。

2022-10-31 標(biāo)簽：VerilogSystem隊(duì)列 5.7k 0

SystemVerilog中的Queue Methods

上面我們通過(guò)隊(duì)列dq1展示了push和pop的行為。然后我們聲明了有界隊(duì)列q3，最大的index限制是5，所以這個(gè)隊(duì)列最大的size是6.

2022-10-31 標(biāo)簽：仿真器VerilogSystem 2k 0

如何用Python寫(xiě)Verilog？

事情是這樣的，SoC工程師的一項(xiàng)典型工作就是集成。俗稱連連看。

2022-10-26 標(biāo)簽：Verilogpython腳本 1.8k 0

System Verilog中的Bits與Bytes是等價(jià)的嗎

正如我們所知，“bit”是無(wú)符號(hào)的，而“byte”是有符號(hào)的。那么，你認(rèn)為下面兩個(gè)聲明是等價(jià)的嗎?

2022-10-26 標(biāo)簽：Verilog 1.2k 0

什么樣的Verilog代碼風(fēng)格是好的風(fēng)格？

寫(xiě)代碼是給別人和多年后的自己看的。 關(guān)于Verilog代碼設(shè)計(jì)的一些風(fēng)格和方法之前也寫(xiě)過(guò)一些Verilog有什么奇技淫巧？

2022-10-24 標(biāo)簽：Verilog代碼編輯器 2.4k 0

systemverilog的決策語(yǔ)句if…else語(yǔ)句介紹

決策語(yǔ)句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計(jì)中信號(hào)的當(dāng)前值分支到特定語(yǔ)句。

2022-10-21 標(biāo)簽：Verilog鎖存器RTL 4.6k 0

unpacked數(shù)組和packed數(shù)組的主要區(qū)別

unpacked數(shù)組和packed數(shù)組的主要區(qū)別是unpacked數(shù)組在物理存儲(chǔ)時(shí)不能保證連續(xù)，而packed數(shù)組則能保證在物理上連續(xù)存儲(chǔ)。

2022-10-18 標(biāo)簽：存儲(chǔ)Verilog數(shù)組 3.8k 0

關(guān)于有符號(hào)數(shù)據(jù)類型的示例

我們學(xué)習(xí)一下Systemverilog中的有符號(hào)數(shù)據(jù)類型的賦值。

2022-10-17 標(biāo)簽：VerilogSystem數(shù)據(jù)類型 1.8k 0

關(guān)于字符串?dāng)?shù)據(jù)類型的示例

字符串?dāng)?shù)據(jù)類型是一個(gè)有序的字符集合。

2022-10-17 標(biāo)簽：VerilogSystem字符串 3k 0

SystemVerilog中$cast的應(yīng)用

SystemVerilog casting意味著將一種數(shù)據(jù)類型轉(zhuǎn)換為另一種數(shù)據(jù)類型。在將一個(gè)變量賦值給另一個(gè)變量時(shí)，SystemVerilog要求這兩個(gè)...

2022-10-17 標(biāo)簽：VerilogSystemCAST 4k 0

Systemverilog event的示例

event是SystemVerilog語(yǔ)言中的一個(gè)強(qiáng)大特性，可以支持多個(gè)并發(fā)進(jìn)程之間的同步。

2022-10-17 標(biāo)簽：VerilogSystem數(shù)據(jù)類型 2.4k 0