verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

寫(xiě)verilog代碼要有硬件的概念

因?yàn)閂erilog是一種硬件描述語(yǔ)言，所以在寫(xiě)Verilog語(yǔ)言時(shí)，首先要有所要寫(xiě)的module在硬件上如何實(shí)現(xiàn)的概念，而不是去想編譯器如何去解釋這個(gè)m...

2017-02-11 標(biāo)簽：FPGA verilog 3.1k 0

初學(xué)者學(xué)習(xí)Verilog HDL的步驟和經(jīng)驗(yàn)技巧

Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Discription Language），Verilog HDL語(yǔ)言是一種以文本形...

2017-02-11 標(biāo)簽：Verilog HDL VHDL 3.7萬(wàn) 1

一個(gè)合格FPGA 工程師的基本要求

一個(gè)合格的FPGA工程師需要掌握哪些知識(shí)？這里根據(jù)自己的一些心得總結(jié)一下，其他朋友可以補(bǔ)充啊。

2017-02-11 標(biāo)簽：FPGA Verilog 5.5k 0

FPGA開(kāi)發(fā)與學(xué)習(xí)連載4

Verilog中，用always塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號(hào)都必須在always @(敏感電平列表)中列出,always中i...

2017-02-11 標(biāo)簽：FPGA Verilog 741 0

FPGA開(kāi)發(fā)與學(xué)習(xí)連載：Verilog設(shè)計(jì)經(jīng)驗(yàn)談

Verilog中，用always塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號(hào)都必須在 always @(敏感電平列表)中列出,always中...

2017-02-11 標(biāo)簽：FPGA Verilog 1.1k 0

Verilog的兩個(gè)誤區(qū)

Reg類型只在過(guò)程塊中被賦值;而Net類型則在過(guò) 程塊外面被賦值或者驅(qū)動(dòng).

2017-02-11 標(biāo)簽：Verilog 2.5k 0

用Verilog語(yǔ)言實(shí)現(xiàn)奇數(shù)倍分頻電路3分頻、5分頻、7分頻 9

分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖相環(huán)資源，如賽靈思（Xilinx）的DLL.來(lái)進(jìn)行時(shí)...

2017-02-11 標(biāo)簽：Verilog 分頻電路 1.2萬(wàn) 0

Verilog設(shè)計(jì)中的一些避免犯錯(cuò)的小技巧

這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表，這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢，為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過(guò)所有的這些檢查。

2017-02-11 標(biāo)簽：FPGA Verilog 830 0

賽靈思Verilog(FPGA/CPLD)設(shè)計(jì)技巧

以下是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過(guò)所有的這些檢查。

2017-02-11 標(biāo)簽：FPGA 賽靈思 Verilog 1.5k 0

基于verilog的FPGA編程經(jīng)驗(yàn)總結(jié)

用了半個(gè)多月的ISE，幾乎全是自學(xué)起來(lái)的，碰到了很多很多讓人DT好久的小問(wèn)題，百度也百不到，后來(lái)還是都解決了，為了盡量方便以后的剛學(xué)ISE的童鞋不再因?yàn)?..

2017-02-11 標(biāo)簽：FPGA verilog 1.8k 0

淺談VHDL/Verilog的可綜合性以及對(duì)初學(xué)者的一些建議

最近在寫(xiě)代碼的時(shí)候總是在思考，我寫(xiě)的這個(gè)能被綜合嗎？總是不放心，或是寫(xiě)完了綜合的時(shí)候出問(wèn)題，被搞的非常煩惱，雖然看了一些書(shū)，比如對(duì)組合邏輯用阻塞賦值，時(shí)...

2017-02-11 標(biāo)簽：Verilog HDL VHDL 7.1k 1

針對(duì)賽靈思ISE工具的verilog編程經(jīng)驗(yàn)小結(jié)

2017-02-11 標(biāo)簽：賽靈思 verilog ISE 4.1k 0

賽靈思公司提供的Verilog(FPGA/CPLD)設(shè)計(jì)小技巧

這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過(guò)所有的這些檢查。

2017-02-11 標(biāo)簽：FPGA 賽靈思 Verilog 573 0

verilog語(yǔ)言實(shí)現(xiàn)任意分頻

原文出自：分頻器是指使輸出信號(hào)頻率為輸入信號(hào)頻率整數(shù)分之一的電子電路。在許多電子設(shè)備中如電子鐘、頻率合成器等，需要各種不同頻率的信號(hào)協(xié)同工作，常用的方法...

2017-02-11 標(biāo)簽：分頻器 verilog 電子電路 1.5萬(wàn) 0

深入分析verilog阻塞和非阻塞賦值

學(xué)verilog 一個(gè)月了，在開(kāi)發(fā)板上面寫(xiě)了很多代碼，但是始終對(duì)一些問(wèn)題理解的不夠透徹，這里我們來(lái)寫(xiě)幾個(gè)例子仿真出阻塞和非阻塞的區(qū)別

2017-02-11 標(biāo)簽：verilog 阻塞非阻塞 1.8k 0

cordic算法verilog實(shí)現(xiàn)（復(fù)雜版）

module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps); parameter DATA_W...

2017-02-11 標(biāo)簽：verilog cordic 4.9k 0

cordic算法verilog實(shí)現(xiàn)（簡(jiǎn)單版）

cordic算法verilog實(shí)現(xiàn)（簡(jiǎn)單版）(轉(zhuǎn)載）module cordic(clk, phi, cos, sin); parameter W = ...

2017-02-11 標(biāo)簽：verilog cordic 3.6k 0

按鍵消抖的原理和基于verilog的消抖設(shè)計(jì)

按鍵開(kāi)關(guān)是各種電子設(shè)備不可或缺的人機(jī)接口。在實(shí)際應(yīng)用中，很大一部分的按鍵是機(jī)械按鍵。在機(jī)械按鍵的觸點(diǎn)閉合和斷開(kāi)時(shí)，都會(huì)產(chǎn)生抖動(dòng)，為了保證系統(tǒng)能正確識(shí)別按...

2017-02-11 標(biāo)簽：verilog 2.4萬(wàn) 0

此通用電路可以實(shí)現(xiàn)任意奇數(shù)分頻電路

最近正在準(zhǔn)備找工作，由于是做FPGA開(kāi)發(fā)，所以verilog實(shí)現(xiàn)技術(shù)分頻電路是一道經(jīng)常出現(xiàn)的題目，三分頻，五分頻電路等等；經(jīng)過(guò)一下午時(shí)間總結(jié)出了一個(gè)通用...

2017-02-09 標(biāo)簽：FPGA verilog 分頻電路 3k 0

Verilog HDL語(yǔ)言的文件調(diào)用問(wèn)題：include使用方法介紹

本文簡(jiǎn)單介紹在使用Verilog HDL語(yǔ)言時(shí)文件的調(diào)用問(wèn)題之include使用方法介紹及舉例說(shuō)明，詳見(jiàn)本文...

2013-01-24 標(biāo)簽：Verilog 源代碼預(yù)處理 7.4k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
AD10

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識(shí)別

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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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PCB封裝庫(kù)

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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