verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

SystemVerilog在硬件設(shè)計(jì)部分有哪些優(yōu)勢(shì)

談到SystemVerilog，很多工程師都認(rèn)為SystemVerilog僅僅是一門驗(yàn)證語言，事實(shí)上不只如此。傳統(tǒng)的Verilog和VHDL被稱為HDL...

2023-10-19 標(biāo)簽：Verilog System HDL 2.4k 0

SystemVerilog：處理信號(hào)雙驅(qū)動(dòng)問題解析

在SystemVerilog中，類型可以分為線網(wǎng)(net)和變量(variable)。線網(wǎng)的賦值設(shè)定與Verilog的要求相同，即線網(wǎng)賦值需要使用連續(xù)賦...

2023-10-13 標(biāo)簽：信號(hào)處理 Verilog Makefile 3.9k 0

Verilog：for循環(huán)的綜合實(shí)現(xiàn)

采用for循環(huán)語句，逐個(gè)bit位判斷是否為1，為1則累加，否則保持不變，最終輸出輸入信號(hào)中1的數(shù)量。

2023-10-09 標(biāo)簽：Verilog for循環(huán) 4.1k 0

從零開始反相器的verilog設(shè)計(jì)

反相器，是數(shù)字集成電路最基本的電路之一。由一個(gè)pmos和一個(gè)nmos組成，輸入信號(hào)IN接到pmos和nmos的柵極，輸出信號(hào)OUT由漏極引出

2023-10-09 標(biāo)簽：反相器 Verilog 晶體管 3.5k 0

Perl腳本原理和使用方法

Verilog編碼過程中會(huì)存在有規(guī)律的代碼，其中不少代碼不適合用for循環(huán)實(shí)現(xiàn)。如MAC、PCS模塊里就有很多重復(fù)有規(guī)律的模塊例化，此時(shí)使用Perl循環(huán)...

2023-09-25 標(biāo)簽：Linux Verilog 代碼 1.6k 0

Verilog中的數(shù)據(jù)位操作技巧

FPGA相比MCU而言，在數(shù)據(jù)位操作上有很明顯的優(yōu)勢(shì)。FPGA支持任意位拼接以及數(shù)據(jù)截取操作。本篇主要是總結(jié)和分享一些對(duì)數(shù)據(jù)位操作的實(shí)用語法技巧。內(nèi)容不...

2023-10-01 標(biāo)簽：fpga mcu Verilog 7.7k 0

SystemVerilog的隨機(jī)約束方法

上一篇文章《暗藏玄機(jī)的SV隨機(jī)化》介紹了SystemVerilog的各種隨機(jī)化方法，本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法（con...

2023-09-24 標(biāo)簽：仿真器 Verilog System 3.7k 0

verilog語法說明之case casez case

在rtl仿真中，有四種狀態(tài)，分別是0、1、x（unknown values）和z（high-impedance values）。

2023-09-20 標(biāo)簽：仿真 Verilog RTL 3.3k 0

基于FPGA實(shí)現(xiàn)NVME控制器

NVM Express ( NVMe ) 或 Non-Volatile Memory Host Controller Interface Specifi...

2023-09-19 標(biāo)簽：fpga 閃存控制器 4.6k 0

Verilog編碼中位寬不匹配的危害是什么？

位寬不匹配會(huì)導(dǎo)致綜合產(chǎn)生的網(wǎng)表與個(gè)人預(yù)期差異較大，導(dǎo)致功能不正確。VCS仿真能及時(shí)發(fā)現(xiàn)問題，但VCS仿真存在部分場(chǎng)景沒有覆蓋的問題，因此僅僅通過VCS仿...

2023-09-19 標(biāo)簽：Verilog VCS 3.2k 0

數(shù)碼管的顯示原理及其實(shí)現(xiàn)方式

在數(shù)字FPGA電路中，作為入門級(jí)別的外設(shè)除LED燈外，數(shù)碼管算是使用頻率最多、應(yīng)用范圍最廣的一個(gè)核心集成外設(shè)了，因此學(xué)習(xí)數(shù)碼管的使用非常有必要，下面一起...

2023-10-01 標(biāo)簽：fpga led Verilog 1.3萬 0

Verilog UDPs的語法說明

User-defined primitives (UDPs) 翻譯過來就是用戶自定義原語，常常用于構(gòu)建組合邏輯模型和時(shí)序邏輯模型。

2023-09-13 標(biāo)簽：寄存器仿真 Verilog 2.5k 0

verilog的數(shù)據(jù)類型

1、常量整數(shù) ：整數(shù)可以用二進(jìn)制數(shù)b或B，八進(jìn)制o或O，十進(jìn)制d或D，十六進(jìn)制h或H表示，例如：8‘b10101010表示8位位寬的二進(jìn)制數(shù)； x和z...

2023-09-11 標(biāo)簽：fpga 寄存器 Verilog 1.7k 0

基于循環(huán)隊(duì)列的FIFO緩存實(shí)現(xiàn)

FIFO緩存是介于兩個(gè)子系統(tǒng)之間的彈性存儲(chǔ)器，其概念圖如圖1所示。它有兩個(gè)控制信號(hào)，wr和rd，用于讀操作和寫操作。當(dāng)wr被插入時(shí)，輸入的數(shù)據(jù)被寫入緩存...

2023-09-11 標(biāo)簽：寄存器 fifo Verilog 1.5k 0

VHDL與Verilog硬件描述語言TestBench的編寫

VHDL與Verilog硬件描述語言在數(shù)字電路的設(shè)計(jì)中使用的非常普遍，無論是哪種語言，仿真都是必不可少的。而且隨著設(shè)計(jì)復(fù)雜度的提高，仿真工具的重要性就越...

2023-09-09 標(biāo)簽：fpga 仿真 Verilog 2.8k 0

ZYNQ7000系列FPGA資源對(duì)比

對(duì)于軟硬件技術(shù)開發(fā)人員，ZYNQ是比較好的入門級(jí)FPGA，你可以在FPGA上用verilog編寫RTL代碼，也可以在ARM中用C語言編寫應(yīng)用程序。而入手...

2023-09-06 標(biāo)簽：fpga arm Verilog 3.4k 0

奇偶校驗(yàn)器的設(shè)計(jì)方法和特點(diǎn)

奇偶校驗(yàn)是一種簡(jiǎn)單、實(shí)現(xiàn)代價(jià)小的檢錯(cuò)方式，常用在數(shù)據(jù)傳輸過程中。對(duì)于一組并行傳輸?shù)臄?shù)據(jù)（通常為8比特），可以計(jì)算岀它們的奇偶校驗(yàn)位并與其一起傳輸。接收端...

2023-09-05 標(biāo)簽：Verilog 計(jì)數(shù)器奇偶校驗(yàn)器 4.1k 0

verilog-2005和systemverilog-2017標(biāo)準(zhǔn)規(guī)范

作為邏輯工程師，在FPGA和數(shù)字IC開發(fā)和設(shè)計(jì)中，一般采用verilog，VHDL或SystemVerilog等作為硬件描述語言進(jìn)行工程設(shè)計(jì)，將一張白板...

2023-09-04 標(biāo)簽：fpga Verilog System 4.6k 0

Interface接口的優(yōu)勢(shì)和使用示例

將設(shè)計(jì)和驗(yàn)證從邏輯上和時(shí)間上分開，使得兩個(gè)小組可以相對(duì)獨(dú)立。

2023-09-01 標(biāo)簽：接口 IC設(shè)計(jì)Verilog 2.7k 0

Testbench的基本組成和設(shè)計(jì)規(guī)則

??對(duì)于小型設(shè)計(jì)來說，最好的測(cè)試方式便是使用TestBench和HDL仿真器來驗(yàn)證其正確性。一般TestBench需要包含這些部分：實(shí)例化待測(cè)試設(shè)計(jì)、使...

2023-09-01 標(biāo)簽：fpga 仿真器 Verilog 2.4k 0

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Protues

Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
AD10

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識(shí)別

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FPGA開發(fā)板

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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語音交互

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PCB封裝庫

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PDN

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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powerlink

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Protel 99 se

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面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
candence

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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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