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Vitis Model Composer 是一款 Xilinx 工具包，支持在 MATALB? 和 Simulink? 環(huán)境中進(jìn)行快速設(shè)計探索和驗(yàn)證，并加速 Xilinx 器件的量產(chǎn)。

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vitis技術(shù)

閑談Vitis AI|DPU在UltraScale平臺下的軟硬件流程(1)

本篇中，我想跳過一些細(xì)枝末節(jié), 先簡單介紹 AMD Xilinx Vitis AI 在 Zynq 這個硬件加速平臺下軟硬件開發(fā)的基本思路和流程，把各個開...

2022-12-21 標(biāo)簽：Xilinx AI DPU 3.5k 0

如何在AMD Vitis Unified IDE中使用系統(tǒng)設(shè)備樹

您將在這篇博客中了解系統(tǒng)設(shè)備樹 (SDT) 以及如何在 AMD Vitis Unified IDE 中使用 SDT 維護(hù)來自 XSA 的硬件元數(shù)據(jù)。本文...

2025-11-18 標(biāo)簽：amd 設(shè)備樹 Vitis 3.2k 0

《基于“礦板”低成本學(xué)習(xí)Zynq系列》之七-memory測試

2023-07-19 標(biāo)簽：仿真 Memory 編譯 3.1k 0

《基于“礦板”低成本學(xué)習(xí)Zynq系列》之十-RSA加密程序認(rèn)證

前面我們測試了DDR，片上memory，片內(nèi)外設(shè)等都OK，也進(jìn)行了跑分，基本可以確認(rèn)SOC沒問題了，我們現(xiàn)在來測試下加密。

2023-07-20 標(biāo)簽：DDR soc 程序 3k 0

如何在Vitis HLS中使用C語言代碼創(chuàng)建AXI4-Lite接口

您是否想創(chuàng)建自己帶有 AXI4-Lite 接口的 IP 卻感覺無從著手？本文將為您講解有關(guān)如何在 Vitis HLS 中使用 C 語言代碼創(chuàng)建 AXI4...

2022-07-08 標(biāo)簽：接口 C語言 AXI4 3k 0

在Vitis中創(chuàng)建基于ARM的BareMetal程序設(shè)計

Create Application，選擇一個新的XSA文件，導(dǎo)入從Vivado獲得的XSA文件。

2022-06-08 標(biāo)簽：arm 程序設(shè)計 Vitis 3k 0

如何使用Vitis-AI加速YOLOX模型實(shí)現(xiàn)視頻中的目標(biāo)檢測

本文將介紹如何使用Vitis-AI加速YOLOX模型實(shí)現(xiàn)視頻中的目標(biāo)檢測，并對相關(guān)源碼進(jìn)行解讀。由于演示的示例程序源碼是Vitis-AI開源項(xiàng)目提供的，...

2023-10-16 標(biāo)簽：AI DPU 模型 2.8k 0

如何在Vitis中使用Git集成以及如何使用團(tuán)隊(duì)操作來共享Vitis工程

在上述兩種情況下，用戶始終都能使用 “Refresh Project Models”（刷新工程模型）選項(xiàng)從 Git 倉庫獲取最新更改，在 “System...

2023-05-12 標(biāo)簽：Git 資源管理器 Vitis 2.7k 0

VCK5000運(yùn)行Vitis-AI 3.0 WeGO實(shí)時量化演示

VCK5000在vitis ai 3.0對應(yīng)的shell版本為xilinx-vck5000-gen4x8-qdma-base_2

2023-07-07 標(biāo)簽：AI 命令 Shell 2.6k 0

理解Vitis HLS默認(rèn)行為

相比于VivadoHLS，Vitis HLS更加智能化，這體現(xiàn)在Vitis HLS可以自動探測C/C++代碼中可并行執(zhí)行地部分而無需人工干預(yù)添加prag...

2022-11-24 標(biāo)簽：函數(shù)C++HLS 2.5k 0

Vitis AI1.1系列教程1——軟件安裝

本博文介紹Vitis AI1.1 系列軟件安裝教程。

2022-07-25 標(biāo)簽：fpga Vitis 2.5k 0

《基于“礦板”低成本學(xué)習(xí)Zynq系列》之九-廉頗老矣否,雖礦也要跑個分

前面我們測試了DDR，片上memory，片內(nèi)外設(shè)等都OK，那么現(xiàn)在我們就來跑個分看卡你性能怎么樣。

2023-07-20 標(biāo)簽：芯片 DDR 開發(fā)板 2.5k 0

使用AMD Vitis進(jìn)行嵌入式設(shè)計開發(fā)用戶指南

由于篇幅有限，本文僅選取部分內(nèi)容進(jìn)行分享。 Vitis 簡介 AMD Vitis 工具套件包含多種設(shè)計技術(shù)，用于開發(fā)以 AMD 器件（例如，AMD Ve...

2025-01-08 標(biāo)簽：amd 嵌入式設(shè)計 Vitis 2.4k 0

Vitis HLS工具在Standalone模式下調(diào)用Xilinx Vision Library L1 API例程

在論壇上遇到在高層次綜合工具中調(diào)用視覺庫遇到的大多數(shù)問題都和 opencv 庫以及Xilinx Vision 庫的安裝路徑有關(guān)，如今 Vitis HLS...

2022-07-25 標(biāo)簽：fpga opencv Vitis 2.4k 0

使用AMD Vitis Unified IDE創(chuàng)建HLS組件

這篇文章在開發(fā)者分享｜AMD Vitis HLS 系列 1 - AMD Vivado IP 流程（Vitis 傳統(tǒng) IDE）的基礎(chǔ)上撰寫，但使用的是 ...

2025-06-20 標(biāo)簽：amd 嵌入式 Vivado 2.4k 0

使用Vitis AI在Zynq MP上實(shí)現(xiàn)手勢識別

FPGA得益于其高可編程性以及低延遲，低功耗的特點(diǎn)，在機(jī)器學(xué)習(xí)的推理領(lǐng)域已獲得了廣泛的關(guān)注。在過去，F(xiàn)PGA對于軟件開發(fā)人員來說有較高的開發(fā)門檻，把一部...

2023-06-25 標(biāo)簽：fpga 手勢識別 AI 2.2k 0

如何獲取和使用Github上的Vitis開放資源

自從 Vitis 的發(fā)布，AMD 在 Github 上也開源了很多資源，方便開發(fā)者進(jìn)行自己的設(shè)計，減少產(chǎn)品上市時間。所以我們來看一下如何獲取和使用 Gi...

2023-08-23 標(biāo)簽：amd Xilinx 開源 2.1k 0

Vitis IDE Git集成快速入門

在本快速入門演示中，將探討如何在 Vitis 中使用 Git 集成以及如何使用團(tuán)隊(duì)操作來共享 Vitis 工程。

2023-05-12 標(biāo)簽：Xilinx IDE Git 2.1k 0

在X86處理器上跑嵌入式應(yīng)用程序的Software Emulation

在 Vitis 流程中，編譯的目標(biāo)分為軟件仿真(software emultion)，硬件仿真(hardware emulation)以及硬件(hard...

2023-08-09 標(biāo)簽：處理器嵌入式 Xilinx 2.1k 0

《基于“礦板”低成本學(xué)習(xí)Zynq系列》之八-定時器等外設(shè)測試

前面我們測試了DDR，片上memory，這一篇繼續(xù)測試片上外設(shè)，定時器等，以確認(rèn)SOC是否正常。

2023-07-20 標(biāo)簽：DDR soc 定時器 2k 0

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6G網(wǎng)絡(luò)將是一個地面無線與衛(wèi)星通信集成的全連接世界。6G，即第六代移動通信標(biāo)準(zhǔn)，也被稱為第六代移動通信技術(shù)。主要促進(jìn)的就是物聯(lián)網(wǎng)的發(fā)展。截至2019年11月，6G仍在開發(fā)階段。6G的傳輸能力可能比5G提升100倍，網(wǎng)絡(luò)延遲也可能從毫秒降到微秒級。
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