完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>
標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
文章:1690個(gè) 瀏覽:131287次 帖子:5361個(gè)
表1-1列出了7系列FPGA封裝中的管腳定義。注意:表1-12有單獨(dú)列出的專用通用用戶I/O,也有標(biāo)記IO_LXXY_ZZZ#或者I/O_XX_ZZZ_...
真正的AI邊緣計(jì)算出現(xiàn)在高度集成的處理器和IP中
現(xiàn)在對(duì) AI 邊緣計(jì)算的期望與我們幾年前對(duì)物聯(lián)網(wǎng)的預(yù)測(cè)相似。就像數(shù)以萬億計(jì)的“事物”將被連接起來一樣,我們假設(shè)其中絕大多數(shù)將是(人工)智能的。
2022-07-08 標(biāo)簽:asic物聯(lián)網(wǎng)Xilinx 1.1k 0
之前很多人問我有沒有好的代碼可以參考,我之前一直推薦的是官方的IP參考例程/IP源碼,但是不知道大家有沒有看過官方的項(xiàng)目例程,看下下圖:
在開發(fā)平臺(tái)上使用VITIS AI加速AI應(yīng)用
在運(yùn)行量化器時(shí),我們可以使用更大的校準(zhǔn)圖像、迭代和檢測(cè)來調(diào)整輸出,視頻輸入的準(zhǔn)確率約為 96%。我們還嘗試使用 AI 分析器識(shí)別管道中的瓶頸,然后采取糾...
LVDS電平以及LVDS25電平能否約束到這個(gè)BANK上呢?
當(dāng)兩個(gè)banks的I/O口作為L(zhǎng)VDS電平時(shí),HR banks的I/O電壓VCCO只能為2.5V,HP banks的I/O口電壓為1.8V。兩個(gè)bank...
AMD 的小芯片戰(zhàn)略基于臺(tái)積電的 CoWoS(Chip-on-Wafer-on-Substrate)封裝技術(shù),該技術(shù)也得到了 Nvidia 和 Appl...
AMD Xilinx 如何滿足金融行業(yè)對(duì)超低時(shí)延的需求
日期:2022年7月7日 時(shí)間:14:00-16:00 金融領(lǐng)域行情數(shù)據(jù)瞬息萬變,具有交易時(shí)間相對(duì)集中、交易指令和數(shù)據(jù)密集的特點(diǎn),盈利的機(jī)會(huì)往往轉(zhuǎn)瞬即逝...
生產(chǎn)和驗(yàn)證高質(zhì)量的FPGA IP
需要對(duì)端口驅(qū)動(dòng)程序和監(jiān)視器進(jìn)行編碼以預(yù)測(cè)接口變化。當(dāng)需要快速適應(yīng)時(shí),允許這些模塊連接到不同數(shù)據(jù)寬度的端口和接口的前期工作可以在設(shè)計(jì)和驗(yàn)證周期的后期獲得回報(bào)。
RapidIO:一種高性能、 低引腳數(shù)、 基于數(shù)據(jù)包交換的互連體系結(jié)構(gòu)
PCI是廣泛用于計(jì)算機(jī)內(nèi)器件互連的技術(shù)。傳統(tǒng)PCI技術(shù)也采樣類似于上述存儲(chǔ)器接口的并行總線方式,如TMS320C6455 DSP的PCI接口,有32bi...
2022-06-14 標(biāo)簽:嵌入式系統(tǒng)XilinxRapidIO 2.7k 0
xilinx的FPGA時(shí)鐘結(jié)構(gòu)
HROW:水平時(shí)鐘線,從水平方向貫穿每個(gè)時(shí)鐘區(qū)域的中心區(qū)域,將時(shí)鐘區(qū)域分成上下完全一致的兩部分。全局時(shí)鐘線進(jìn)入每個(gè)時(shí)鐘區(qū)域的邏輯資源時(shí),必須經(jīng)過水平時(shí)鐘線。
DisplayPort是由美國(guó)視頻電子協(xié)會(huì)(VESA:Video Electronics StandardsAssociation)在2006年5月提出...
2022-06-10 標(biāo)簽:Xilinx顯示接口DisplayPort 1.6萬 0
搜索Xilinx即可找到官網(wǎng),點(diǎn)擊進(jìn)入。微信的限制也太大了吧,這里放不了圖片,只能口述了。進(jìn)入官網(wǎng)頁面后->技術(shù)支持->技術(shù)支持->下...
Xilinx SelectIO IP的GUI參數(shù)詳細(xì)解釋
Xilinx SelectI IP是一個(gè)VHDL/Veilog封裝文件,根據(jù)用戶配置生成實(shí)例化的I/O邏輯,滿足了輸入SERDES、輸出SERDES和延...
缺芯的情況下,在選購采購芯片的過程中,很多人依然擔(dān)心的不是數(shù)量和價(jià)格的問題,而是質(zhì)量問題,畢竟芯片不是買件衣服、買個(gè)日用品這么簡(jiǎn)單,芯片相對(duì)來說,技術(shù)因...
Xilinx和Altera FPGA芯片的命名規(guī)則
明德?lián)P電子商城開啟元器件一站式配單服務(wù),**Xilinx賽靈思和Altera阿爾特拉兩大品牌芯片,庫存量足,價(jià)格有優(yōu)勢(shì),歡迎進(jìn)站——明德?lián)P商城咨詢**人...
如何使用xilinx的HLS工具進(jìn)行算法的硬件加速
在整個(gè)流程中,用戶先創(chuàng)建一個(gè)設(shè)計(jì) C、C++ 或 SystemC 源代碼,以及一個(gè)C的測(cè)試平臺(tái)。通過 Vivado HLS Synthesis 運(yùn)行設(shè)計(jì)...
通過XEM8310 FPGA開發(fā)模塊簡(jiǎn)化產(chǎn)品生產(chǎn)過程
FrontPanel SDK 顯著減少了開發(fā)時(shí)間和風(fēng)險(xiǎn),并加快了上市時(shí)間。其多平臺(tái)、多語言應(yīng)用程序編程接口 (API) 旨在證明生產(chǎn)工業(yè)應(yīng)用程序的成功。
基于FPGA的自適應(yīng)計(jì)算創(chuàng)建高性能計(jì)算機(jī)
當(dāng)您將 FPGA 的自適應(yīng)計(jì)算加速與低延遲連接相結(jié)合時(shí),您可以在可組合數(shù)據(jù)中心更進(jìn)一步。您可以將計(jì)算繁重的工作負(fù)載分配給通過適應(yīng)性強(qiáng)的智能結(jié)構(gòu)互連的...
RapidStream:FPGA HLS設(shè)計(jì)的并行物理實(shí)現(xiàn)
FPGA的布局布線軟件向來跑得很慢。事實(shí)上,F(xiàn)PGA供應(yīng)商已經(jīng)花了很大的精力使其設(shè)計(jì)軟件在多核處理器上運(yùn)行得更快。
換一批
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語言教程專題
| 電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動(dòng)駕駛 | TI | 瑞薩電子 |
| BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
| 無刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
| 直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
| 步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺 | 無人機(jī) | 三菱電機(jī) | ST |
| 伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國(guó)民技術(shù) | Microchip |
| Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
| 示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
| OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
| C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
| Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
| DuerOS | Brillo | Windows11 | HarmonyOS |