74LS273引腳圖及功能
74LS273是8位數(shù)據(jù)/地址鎖存器，它是一種帶清除功能的8D觸發(fā)器。
（1）1腳是復(fù)位/MR，低電平有效，當(dāng)1腳是低電平時，輸出腳2（Q0）、5（Q1）、6（Q2）、9（Q3）、12（Q4）、15（Q5）、16（Q6）、19（Q7）全部輸出0，即全部復(fù)位。
?。?）當(dāng)1腳為高電平時，11（CP）腳是鎖存控制端，并且是上升沿觸發(fā)鎖存，當(dāng)11腳有一個上升沿，立即鎖存輸入腳3、4、7、8、13、14、17、18的電平狀態(tài)，并且立即呈現(xiàn)在在輸出腳2（Q0）、5（Q1）、6（Q2）、9（Q3）、12（Q4）、15（Q5）、16（Q6）、19（Q7）上。
?。?）74ls273其它管腳功能：1D～8D為數(shù)據(jù)輸入端，1Q～8Q為數(shù)據(jù)輸出端，正脈沖觸發(fā)，低電平清除，常用作8位地址鎖存器。
74LS273的工作原理
1腳是復(fù)位端，11腳是時鐘（脈沖）輸入端;當(dāng)1腳為L電平時，無論有無脈沖，數(shù)據(jù)端（D端）是H或L電平，輸出端（Q端）都為L電平;僅當(dāng)1腳為高電平（H）時，“D”端的數(shù)據(jù)在脈沖的上升期間被傳送到“Q”端.
74ls273功能表
74LS273特點
含有單向輸出的8個觸發(fā)器
緩沖的時鐘輸入和直接的清零輸入
每個觸發(fā)器均有單獨的數(shù)據(jù)輸入
可用于：緩沖/存放寄存器；移位寄存器和圖案發(fā)生器
74ls273真值表
74ls273封裝
74ls273應(yīng)用電路一
用74LS273輸出數(shù)據(jù)
74ls273應(yīng)用電路二
89C51及74LS273、74LS244組成的單片機系統(tǒng)功能實現(xiàn)
?。?）編寫顯示程序，顯示“123456”。
?。?）編寫主程序，功能為：當(dāng)有鍵按下（0~7號）時，都顯示鍵號； 無鍵按下，保持原有顯示狀態(tài)。
74ls273應(yīng)用電路三
下圖采用74LS273實現(xiàn)端口擴展，P2.1與WR信號組成鎖存信號，具體電路連接如圖所示。
74ls273應(yīng)用電路四
74ls273應(yīng)用電路五
數(shù)據(jù)接收電路就是要在正確的時序上將所需的數(shù)據(jù)進行提取，還要實現(xiàn)將電路工作狀態(tài)傳送回總線，以便總線決定是否發(fā)送下組數(shù)據(jù)的功能。由于PC104總線最高支持約8 MHz的時鐘頻率，而受控設(shè)備所需的2FSK信號頻率為幾千赫茲，因此這里只用8位數(shù)據(jù)總線就完全能夠滿足要求。
總線接收電路如圖2所示。其中SD0～SD9，SA0～SA9是從總線發(fā)來的數(shù)據(jù)、地址信號，SELO～SEL3為分路選擇信號，ANSWER0～ANSWER3為FPGA的狀態(tài)返回信號，由于總線速度要比2FSK輸出速度高得多，因此，總線要對FPGA數(shù)據(jù)緩存器是否為空進行查詢，當(dāng)FPGA沒有完成數(shù)據(jù)轉(zhuǎn)換時，總線要等下個周期，直到狀態(tài)返回信號顯示FPGA內(nèi)部為空時，總線才可以發(fā)送下組數(shù)據(jù)到FPGA。74LS273負責(zé)將每路的數(shù)據(jù)分別進行鎖存，4路數(shù)據(jù)共使用4個。OUT1D0～D7為第一路8位數(shù)據(jù)輸出，LOCK0為其控制信號，表示數(shù)據(jù)的更新。
數(shù)據(jù)接收電路
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