串行RapidIO提升模塊化基站設(shè)計

蜂窩基站的模塊化設(shè)計和制造對組合視頻、語音和數(shù)據(jù)等 3G 移動服務(wù)，即通常所說的“三重服務(wù)”至關(guān)重要。但是，為什么模塊化設(shè)計如此重要呢？
事實上，客戶認(rèn)為基站價格每年必須下降 80%。為了盡可能具成本效益地提供高帶寬要求的服務(wù)，服務(wù)提供商也要求吞吐量有顯著的增加——保證 10 Gbps。這就產(chǎn)生了一個，如何解決降低成本和提高性能這一明顯矛盾的問題？

　　將來，模塊化必將降低制造成本和設(shè)備升級成本，以滿足更嚴(yán)格的要求。然而，隨著符合標(biāo)準(zhǔn)的特定應(yīng)用系統(tǒng)元件（ASSC）的部署，模塊化也可以滿足顯著增長的系統(tǒng)性能需求。結(jié)果如何呢？更高的吞吐量可以增加任何給定時隙的服務(wù)容量，從而可以降低服務(wù)的單位成本。

　　那么，我們怎樣實現(xiàn)模塊化呢？利用更低成本的標(biāo)準(zhǔn)元件來代替相對昂貴的基于蜂窩和 FPGA 的 ASIC 器件來實現(xiàn)該目標(biāo)尚有很長一段路。但是，如果這些標(biāo)準(zhǔn)元件在沒有采用定制設(shè)計接口的條件下進行互操作，就需要標(biāo)準(zhǔn)接口。定制設(shè)計接口是標(biāo)準(zhǔn)元件有效使用的天敵，并可阻礙制造商最大限度地利用模塊化的能力。

　　串行 RapidIO 是為解決嵌入式系統(tǒng)中此問題而設(shè)計的一種開放標(biāo)準(zhǔn)接口。在實現(xiàn)板上

器件級接口標(biāo)準(zhǔn)化方面，串行 RapidIO 標(biāo)準(zhǔn)是對其它支持模塊化標(biāo)準(zhǔn)的補充。這些其它標(biāo)準(zhǔn)包括定義基站模塊之間接口的系統(tǒng)級接口標(biāo)準(zhǔn) —— 開放式基站架構(gòu)發(fā)起組織（OBSAI）；競爭的系統(tǒng)級接口標(biāo)準(zhǔn) —— 通用公共無線電接口（CPRI），該標(biāo)準(zhǔn)定義了通用移動電信系統(tǒng)（UMTS）中 RF 和控制模塊之間的接口；以及定義標(biāo)準(zhǔn)機箱尺寸的先進電信計算架構(gòu)(ATCA）?？傮w來說，這些標(biāo)準(zhǔn)為設(shè)計和制造模塊化基站系統(tǒng)定義了關(guān)鍵的電子和機械接口。

　　本文將介紹在模塊化 3G 基站設(shè)計中，兩種串行 RapidIO ASSC 的使用如何將性能提高 20%，以及根據(jù)基站設(shè)計師的說法，與其它解決方案相比如何降低 50% ~ 75% 的材料成本（BOM）。特別是，我們描述了一個標(biāo)準(zhǔn)的 ASSC——10 Gbps 串行緩沖器，它可消除基站嚴(yán)重的吞吐量瓶頸 —— 幀樣本比較瓶頸；同時還討論了怎樣用另一個標(biāo)準(zhǔn) ASSC，即預(yù)處理交換器，通過減輕數(shù)字信號處理器（DSP）負(fù)載來提高系統(tǒng)性能。

　　幀樣本比較瓶頸

　　今天的無線基站必須多次處理同一套數(shù)據(jù)來解碼不同的信息。例如在 3G 系統(tǒng)中同樣的硬件模塊（DSP 或碼片率處理 ASIC）需要獲得 10 ms的樣本幀數(shù)據(jù)來首先執(zhí)行隨機存取通道（RACH）解碼，然后執(zhí)行數(shù)據(jù)通道（DCH），而同樣的數(shù)據(jù)都要被集群中所有的 DSP 訪問。

　　然而，射頻（RF）環(huán)境的干擾會導(dǎo)致數(shù)據(jù)的失真、破壞以及數(shù)據(jù)包的丟失。為此，基站必須對數(shù)據(jù)進行時域比較，以提高實時處理算法程序的效率，來彌補這些錯誤和損失，基站需要對以前的幀樣本（n-1）和當(dāng)前的幀樣本（n）進行對比。但是，在 3G 基站等較高數(shù)據(jù)吞吐量的系統(tǒng)中，樣本都是相當(dāng)大的，并且系統(tǒng)吞吐量會因執(zhí)行如此大的樣本比較而受到限制。

　　幀樣本比較問題通常消耗寶貴的系統(tǒng)資源來實現(xiàn)所需的速度，并且限制基站系統(tǒng)以具競爭力的價格支持增值服務(wù)的能力。3G、4G 及以上的下一代無線基礎(chǔ)設(shè)施需要 10 Gbps的基站數(shù)據(jù)處理速度，以使傳送到獨立終端的傳輸數(shù)目最多。

　　可行但又不太理想的幾種辦法

　　有限的本地存儲能力是瓶頸?；旧希珼SP 本地存儲器沒有足夠的容量在一個操作中執(zhí)行這種比較。解決這個問題的一種方法是將大數(shù)據(jù)樣本分成若干片段進行單獨處理，然后再將這些結(jié)果整合起來。不過，這會影響基帶的吞吐量并降低性能。無論如何，這些本地存儲器應(yīng)該專門用于高速緩存和程序代碼。如果將它們用于另外的用途將導(dǎo)致需要更多板上其它地方的存儲器，同時還會產(chǎn)生器件和空間成本以及存儲器管理等問題。當(dāng)然，基站制造商可以通過增加 DSP 的數(shù)量或提高速度來部分地彌補性能的下降。但是，這種增量的方法并不能解決根本問題 —— 存儲大量數(shù)據(jù)樣本并迅速將它們傳遞給 DSP 進行處理。

　　由于存儲容量是我們面臨的一個挑戰(zhàn)，我們可以在板上增加一個本地存儲器作為緩沖器來饋入其它本地存儲器。這將使存儲管理變得復(fù)雜，只不過是減輕瓶頸問題的權(quán)宜之計，而不能解決這個問題。

　　另一種選擇是，我們可以使用復(fù)制的并行存儲器。然而，這將使器件和板卡空間非常昂貴，并會顯著增加 BOM。此外，由于吞吐量需求增加，電路板需要進行重新設(shè)計以容納更大的存儲器。因此，這種方案不易于進行擴展。

　　還有一種方法是采用 FPGA 連接基帶交換器將數(shù)據(jù)存儲在共享系統(tǒng)存儲器中，這是一種具有高設(shè)計成本、更高風(fēng)險和更高 BOM的定制設(shè)計。此外，定制器件采用具有標(biāo)準(zhǔn)接口規(guī)范的標(biāo)準(zhǔn)器件會破壞模塊的主要啟動程序。解決這個問題的基本架構(gòu)方法就是使數(shù)據(jù)并行。但是，這將顯著增加器件的輸入和輸出量。此外，它明顯需要占據(jù)更多的電路板面積，并可能潛在地減少給定電路板所支持的通道數(shù)量。最終結(jié)果是將大幅增加 BOM 和服務(wù)交付單位成本。

　最后，所有這些純存儲解決方案并沒有引入智能的系統(tǒng)數(shù)據(jù)處理。因此，定制電路必須可以發(fā)現(xiàn)丟失的數(shù)據(jù)包，同時用虛擬信息包來填補空隙，從而保持信息包同步性。集成了所需智能的標(biāo)準(zhǔn)樣本比較解決方案就可一舉兩得。

　　適當(dāng)?shù)慕鉀Q方案

　　基于對上面一些方案的評估分析，我們列舉出一個最佳解決方案應(yīng)該具備的性能如下：

　　● 解決方案必須包括一個有足夠能力存儲大量數(shù)據(jù)樣本的存儲器。
　　●?為了“未來驗證”該設(shè)計，存儲器必須可以擴展。
　　●?存儲器和DSP集群之間必須是串行接口，以使I/O數(shù)量最少。
　　●?存儲器的串行接口必須足夠快，可以10 Gbps 板卡級吞吐量饋入 DSP。
　　●?串行接口必須滿足DSP廠商采用的行業(yè)標(biāo)準(zhǔn)規(guī)范。
　　●?器件必須采用智能數(shù)據(jù)處理，以消除對必須是定制設(shè)計的專用器件的需求。
　　●?器件必須消除任何和全部定制方法 —— 必須是標(biāo)準(zhǔn)的特定應(yīng)用系統(tǒng)元件。

　　換句話說，該解決方案是一種具有內(nèi)置智

能和串行RapidIO接口的大型、快速和可擴展的串行緩沖器。

　　由串行RapidIO激活的串行緩沖器的容量為18MB，并可通過可選的四倍數(shù)據(jù)速率（QDR）方法擴展至 90MB，有助于以10 Gbps 速率實現(xiàn)大型、連續(xù)幀樣本的實時比較。

　　10 Gbps性能和高存儲容量可保證DSP在基站應(yīng)用中以大約15ms的數(shù)據(jù)在一次執(zhí)行中實時進行全幀計算。這種器件僅需要16個 I/O 引腳，不僅可使I/O數(shù)量最少，還可實現(xiàn)與 FPGA 的直接連接。

　　該串行緩沖器包含智能監(jiān)控和可以自動識別和補償丟失數(shù)據(jù)包以維持?jǐn)?shù)據(jù)同步的控制電路。此外，它還可以作為一個主節(jié)點，確定何時向何處發(fā)送數(shù)據(jù)，并開始數(shù)據(jù)傳輸而無需 DSP 其它幫助。

　　提升數(shù)字處理吞吐量

　　解決了樣本比較問題，我們可以看看另一個使用串行 RapidIO ASSC 的方面，即處理性能本身。當(dāng)然，增加 DSP 的數(shù)量和/或性能都會增加系統(tǒng)吞吐量。但是，通過使 DSP 的負(fù)載處于最佳狀態(tài)就可以簡單地增加吞吐量。這就是預(yù)處理交換芯片的作用。

　　預(yù)處理交換芯片位于 RF 背板和 DSP之間，在數(shù)據(jù)到達 DSP 之前進行攔截。交換芯片有助于對有效負(fù)載數(shù)據(jù)進行信息包處理，并在 DSP 執(zhí)行無線運算之前對有效負(fù)載進行優(yōu)化。該器件可以在交換信息包的同時預(yù)處理數(shù)據(jù)。然后輸出信息包會以組播方式傳送至 DSP 集群。這種預(yù)處理器件不僅可提供預(yù)處理功能，而且還可以根據(jù)帶寬、流量和調(diào)用數(shù)據(jù)實現(xiàn) DSP 配置的軟件確定“隨時可編程”的修改。因此，這種交換芯片使系統(tǒng)可動態(tài)地調(diào)整、開始和關(guān)閉路徑，以滿足帶寬變化的需要。與以往的無線基站架構(gòu)不同，這種預(yù)處理芯片提供了在未來能夠很好利用的內(nèi)在擴展性。

　　這種交換芯片可以進行定制，以適用于基于蜂窩的芯片或 FPGA。然而，該應(yīng)用是采用標(biāo)準(zhǔn)接口規(guī)范的標(biāo)準(zhǔn)器件的理想選擇。大量的 ASSC 測試表明：它可將 DSP 負(fù)載減少 20%，從而有效地提高 DSP 的能力。此外，取代老式結(jié)構(gòu)的 FPGA 和雙端口存儲器可以降低成本和設(shè)計的復(fù)雜性。

　　開發(fā)具有串行緩沖器和預(yù)處理交換芯片的基站

　　基站設(shè)計者表示，與其它解決方案相比，串行緩沖器和預(yù)處理交換芯片的組合不僅使 DSP 的負(fù)載降低了 20%，而且可使材料成本下降 50% ~ 75%。采用兩個器件組合的基站電路板請參考圖1。

　　顯然，成功設(shè)計的先決條件是這兩個 ASSC 組合與 DSP 進行無縫互操作。為了實現(xiàn)這樣的操作，基站設(shè)計者可使用一個由主要元件廠商共同開發(fā)的開發(fā)平臺。根據(jù)這樣的平臺就可著手進行軟件編程和實現(xiàn)早期原型，從而加速上市時間。該開發(fā)平臺包括 4 個交換連接的超高性能 DSP、預(yù)處理交換芯片，以及支持其它包括串行緩沖器的串行 RapidIO 端點的子卡擴展端口。同時也包括加速安裝、初始化和現(xiàn)場案例執(zhí)行所需的所有軟件。該平臺有 3 個千兆以太網(wǎng)背板、1個線路 I/O；每個 DSP 有多達 128 MB的 DRAM DDR2；閃存（串行高速）和 I2C；系統(tǒng)主引導(dǎo) JTAG、MMC；用于其它應(yīng)用的 IPMI MMC控制；以及 1 個獨立操作的局部功率選擇。

　　總結(jié)

　　模塊化設(shè)計需要使用具有標(biāo)準(zhǔn)接口的標(biāo)準(zhǔn)元件。串行緩沖器可以解決幀樣本比較問題，預(yù)處理交換芯片可以解決吞吐量密集的數(shù)據(jù)處理和交換問題。采用串行 RapidIO 的組合可為用戶提供完整的處理和存儲解決方案，幫助其具成本效益地向終端客戶提供先進的 DSP 密集無線服務(wù)，如視頻、語音和數(shù)據(jù)。此外，它還可解決無線基礎(chǔ)設(shè)施中日益增長的吞吐量局限性問題；與其它解決方案相比，可將 DSP 負(fù)載減少 20%，降低材料成本 50% ~ 75%。