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怎樣簡(jiǎn)化PCB到PLD的遷移

PCB線路板打樣 ? 來(lái)源:ct ? 2019-08-14 00:26 ? 次閱讀
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曾經(jīng)為PCB設(shè)計(jì)的電路越來(lái)越多地在FPGACPLD中實(shí)施,原因有幾個(gè)。

首先,工業(yè),商業(yè)消費(fèi)電子市場(chǎng)對(duì)制造商施加持續(xù)的壓力,使電子設(shè)備小型化。手機(jī),無(wú)線電子郵件設(shè)備,MP3播放器和PDA是當(dāng)今尖端設(shè)計(jì)的展示技術(shù)。接下來(lái),隨著電路變得更加充分或主要是數(shù)字化,PLD成為PCB的可行替代品。當(dāng)PLD進(jìn)一步處理更大的電路尺寸時(shí),尤其如此(最先進(jìn)的FPGA現(xiàn)在提供數(shù)十萬(wàn)或數(shù)百萬(wàn)個(gè)門)。最后,成本可以降低 - FPGA的價(jià)格可能遠(yuǎn)遠(yuǎn)低于成品板的價(jià)格。更小,更便宜,更有市場(chǎng),更可靠。

多年來(lái),EDA工具為PCB工程師提供了一個(gè)復(fù)雜,靈活和高效的設(shè)計(jì)環(huán)境。隨著用戶越來(lái)越多地使用PLD,成千上萬(wàn)的工程師需要在他們的EDA工具中使用新的技能和功能,以學(xué)習(xí)PLD設(shè)計(jì)流程并成功地將他們現(xiàn)有的PCB設(shè)計(jì)遷移到PLD。

PLD需要的技術(shù)與用于PCB的技術(shù)不同。設(shè)計(jì)輸入通常使用HDL文本編輯器而不是原理圖捕獲和模擬來(lái)完成,通常使用VHDL或Verilog代替SPICE。這些差異意味著工程師直接進(jìn)行了許多技術(shù)和實(shí)際的改變,因?yàn)镃PLD/FPGA有太多的門作為原理圖輸入或在SPICE的晶體管級(jí)模擬。但是,目前可用的最先進(jìn)軟件可以為用戶提供靈活性,可以將所有這些功能結(jié)合使用(原理圖和HDL設(shè)計(jì)輸入,SPICE和VHDL/Verilog等),從而無(wú)需學(xué)習(xí)許多不同的工具。

傳統(tǒng)模擬器正在發(fā)展為將SPICE,VHDL和Verilog仿真引擎集成到單個(gè)協(xié)同仿真環(huán)境中。協(xié)同仿真是多個(gè)仿真引擎實(shí)時(shí)交互的能力。這對(duì)PLD設(shè)計(jì)師來(lái)說(shuō)尤為重要。它允許用戶執(zhí)行,例如,在PCB上實(shí)現(xiàn)的電路的原理圖捕獲,同時(shí)使用完全編程或建模的FPGA/CPLD作為電路板上的一些組件。利用這項(xiàng)新技術(shù),工程師可以使用HDL文本輸入和仿真設(shè)計(jì)PLD,然后對(duì)PCB的其余部分采用原理圖捕獲(利用現(xiàn)在建模的PLD),然后一次性透明地模擬整個(gè)電路板。在這種方法中,F(xiàn)PGA/CPLD使用VHDL或Verilog代碼作為其模型,而其他分立部件或不太復(fù)雜的IC使用SPICE。通過(guò)SPICE,VHDL和Verilog在后臺(tái)進(jìn)行交互,用戶可以看到集成的仿真結(jié)果,并在考慮可編程器件的情況下顯示電路板的整體行為。順便說(shuō)一下,共同模擬的能力對(duì)于想要模擬其他不可編程但仍然很復(fù)雜的數(shù)字IC(微處理器等)的用戶同樣有益,而這些數(shù)字IC實(shí)際上并未在SPICE中建模。

直接在PCB級(jí)電路中對(duì)可編程器件進(jìn)行協(xié)同仿真,是對(duì)利用測(cè)試平臺(tái)驗(yàn)證CPLD/FPGA行為的標(biāo)準(zhǔn)技術(shù)的完美補(bǔ)充。最后,在PLD設(shè)計(jì)流程中,傳統(tǒng)的電路板布局/布線被合成和布局布線的步驟所取代。在大多數(shù)情況下,通常直接從可編程設(shè)備供應(yīng)商處獲取合成和布局布線工具。

采用當(dāng)今最強(qiáng)大且易于使用的設(shè)計(jì)軟件它集成了SPICE和HDL建模組件,使用原理圖和HDL進(jìn)行設(shè)計(jì)輸入以及協(xié)同仿真,傳統(tǒng)PCB設(shè)計(jì)人員現(xiàn)在可以在一個(gè)集成設(shè)計(jì)環(huán)境中設(shè)計(jì),構(gòu)建和測(cè)試PLD。 Multisim等工具允許用戶逐步調(diào)整從PCB僅遷移到PCB和PLD設(shè)計(jì)所需的技能,同時(shí)避免陡峭的恐嚇學(xué)習(xí)曲線。而且,更好的是,F(xiàn)PGA/CPLD功能可以作為真實(shí)PCB級(jí)電路的一部分進(jìn)行驗(yàn)證,它將在現(xiàn)實(shí)世界中運(yùn)行。


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