（文章來源：快科技）

說起西部數(shù)據(jù)，大家第一個想到的肯定是硬盤，但其實在CPU處理器領域，西數(shù)也是鉆研頗深，2018年底就發(fā)布了基于RISC-V指令集的自主通用架構SweRV、開源的SweRV指令集模擬器(ISS)，并向第三方芯片廠商開放。

西數(shù)SweRV是一種32位順序執(zhí)行架構，雙路超標量設計，9級流水線，支持SMT同步多線程。第一個版本Swe Core EH1采用臺積電28nm工藝制造，運行頻率高達1.8GHz，模擬性能可達4.9 CoreMark/MHz，略高于ARM A15。

今天，西數(shù)發(fā)布了兩款新的SweRV核心產(chǎn)品SweRV Core EH2、SweRV Core EL2，都屬于微控制器專用CPU。

SweRV Core EH2基本架構不變，工藝升級為臺積電16nm FinFET造，以獲得性能、功耗、面積的最佳平衡，模擬性能提升29％達到6.3 CoreMark/MHz，內核面積縮小39％僅為0.067平方毫米。它依然可用于SSD控制器等領域，而更強的性能、更小的面積使其應用潛力更大。

SweRV Core EL2是一個超級精簡版，還是32位順序架構、16nm工藝，但改成單路超標量、4級流水線、單線程，內核面積只有區(qū)區(qū)0.023平方毫米，性能約3.6 CoreMarks/MHz。

它主要用于取代控制器SoC中的時序邏輯、狀態(tài)機，它們都必須盡可能的小。西數(shù)表示，EH1、EH2、EL2核心都會在近期出現(xiàn)在大量產(chǎn)品中，但沒有透露具體名單(或許自家SSD主控?)，而這些核心都會繼續(xù)對外開放，以壯大RISC-V的生態(tài)。

此外，西數(shù)還發(fā)布了基于以太網(wǎng)OminXtend的緩存一致性技術的硬件參考設計，開發(fā)者可引入自己的芯片設計中，比如GPU、FPGA、機器學習加速器等等。西數(shù)已將此設計交給芯片聯(lián)盟(Chips Alliance)，后者今后將負責OmniXtend協(xié)議的進一步開發(fā)。
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