12月17日消息，來自“復(fù)旦大學(xué)微電子學(xué)院”的消息顯示，該校周鵬團隊針對具有重大需求的3nm至5nm節(jié)點晶體管技術(shù)，驗證了雙層溝道厚度分別為0.6 /1.2nm的圍柵多橋溝道晶體管（GAA，Gate All Around），實現(xiàn)了高驅(qū)動電流和低泄漏電流的融合統(tǒng)一，為高性能低功耗電子器件的發(fā)展提供了新的技術(shù)途徑。據(jù)悉，相關(guān)成果已經(jīng)在第66屆IEDM國際電子器件大會上在線發(fā)表。

雙橋溝道晶體管示意圖及其性能圖

隨著集成電路制造工藝進入到5納米技術(shù)節(jié)點以下，傳統(tǒng)晶體管微縮提升性能難以為繼，技術(shù)面臨重大革新。采用多溝道堆疊和全面柵環(huán)繞的新型多橋溝道晶體管乘勢而起，利用GAA結(jié)構(gòu)實現(xiàn)了更好的柵控能力和漏電控制，被視為3-5納米節(jié)點晶體管的主要候選技術(shù)。三星已計劃從2022年投產(chǎn)的第一代3nm就引入GAA晶體管，臺積電略保守，3nm仍是FinFET，2nm開始啟用GAA。

目前，現(xiàn)有工藝已實現(xiàn)了7層硅納米片的GAA多橋溝道晶體管，大幅提高驅(qū)動電流，然而隨著堆疊溝道數(shù)量的增加，漏電流也隨之增加，導(dǎo)致的功耗不可忽視。

針對上述問題，團隊設(shè)計并制備出了超薄圍柵雙橋溝道晶體管，利用二維半導(dǎo)體材料優(yōu)秀的遷移率，和圍柵增強作用的特點，驅(qū)動電流與普通MoS晶體管相比提升超過400%，室溫下可達到理想的亞閾值擺幅（60mV/dec）。同時由于出色的靜電調(diào)控與較大的禁帶寬度，可有效降低漏電流。該器件驅(qū)動電流與7疊層硅GAA晶體管可相比擬，漏電流卻只有硅器件的1.9%，降低了兩個數(shù)量級，在未來高性能低功耗晶體管技術(shù)應(yīng)用領(lǐng)域具有廣闊的應(yīng)用前景。

該項研究工作主要由博士生黃曉合和劉春森完成，得到了微電子學(xué)院教授張衛(wèi)的指導(dǎo)，獲得了國家自然科學(xué)基金杰出青年科學(xué)基金、應(yīng)急重點項目及上海市集成電路重點專項等項目的資助，以及復(fù)旦大學(xué)專用集成電路與系統(tǒng)國家重點實驗室的支持。
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